HDL vs HVL

[kishore111281]

Může někdo vysvětlit rozdíly mezi HDL a HVL
Díky předem,

 

[asicganesh]

HDL -> Hardware jazyk pro popis -> Použitý design digitální logiky Např: VHDL, Verilog

HVL -> Hardware Ověření jazyk -> Používá se ke Funkčně ověřit digitální logiku navržen pomocí HDL Např: e, Věra, system-C, system-Verilog

 

[srik_naidu]

Ahoj,
HDL se používá pro design RTL.
HVL se používá pro RTL verifikace (namátkového ověřovacího).

Díky & S pozdravem,
Srí

 

[badola]

můžeme použít jako Verilog HDL pro ověření také .... ale problém je, nemáme možnosti jako struktury v něm ... thts dáváme přednost HVL pro ověření .. protože dává více svobody

 

[master_picengineer]

badola napsal:

můžeme použít jako Verilog HDL pro ověření také .... ale problém je, nemáme možnosti jako struktury v něm ... thts dáváme přednost HVL pro ověření .. protože dává více svobody