[help] Design nízké ron Mobilní telefony ve standardu CMOS?

[skjian]

Mám problém v designu LDO se standardními CMOS.
I pmosfet použít jako průkaz tranzistor, ale Ron je příliš velký, i já se obrovské w / l poměr.
Dropout napětí výrazně zvýší se proud zátěže.
Existuje nějaký způsob, jak impliment nízké ron PMOS jak projít tranzistor?

 

[news]

Z eksperymentu, który F-Secure przeprowadził wspólnie z Europolem, wynika, że konsumenci beztrosko narażają swoje dane osobiste i lekkomyślnie akceptują absurdalne warunki korzystania z sieci.

Read more...

 

[gevy]

Například zadní brány moci MOSFET, jinými slovy, že je nutné spojit síly NWELL tranzistoru PMOS jednotlivým zdrojem napětí, které dále než napětí tranzistoru PMOS zdroj energie.

 

[skjian]

Nazdar!gevy,

Děkujeme vám za vaši pomoc.Já jsem ještě není jasné, o otázkách zadní bráně zaujatosti, jako zaujatost úrovni, a zdroje k zadní bráně úniku kontrolu.Mohl byste vysvětlit, trochu, nebo jakýkoliv odkaz doporučené pro toto téma? Díky!

 

[huojinsi]

Nejen, Rds (on), je vzhledem k ur design bodu provozu, ale také především záleží na procesu.Do ur použitém procesu, možná Rds (on) cann't dosáhnout min.pod podmínkou ur design spec.

 

[skjian]

OK.Pokusím se o trade-off mezi designem a specifikací.
Tak či onak, stále si asi problém zadní konstrukce brány, žádný odkaz na studium?

 

[evi]

No, v LDO nemůžete zaujatost backgate mnohem nižší, než je zdroj, otherwice zdroj šíření dioda bude dopředu-neobjektivní.Ron by měl být nepřímo úměrný poměr W / L, takže nechápu, proč není možné dosáhnout nízké Ron zvýšením W / L poměr.Může být úlovek v modelu - někdy NRD a NRS parametry (které určují odpor zdroje a kanalizace kontakty) nejsou nastaveny správně netlist nebo v modelu, a v tomto případě Ron zůstanou vysoké bez ohledu na W / L.Abyste zjistili, zda je to váš problém, zkuste zlomit míjíme PMOS do více zařízení zachování stejné celkové W / L a zkontrolujte, zda máte nižší, Ron, a pokud to pak je údaj, že to je problém s NRD / NRS.

 

[nickoo]

žádném případě, ale Obrovské w / l mos, můžete najít velké velké vůle v čipu, který obsadí všechny většina 9 / 10 plochy v celém čipu

 

[jutek]

skjian napsal:

Tak či onak, stále si asi problém zadní konstrukce brány, žádný odkaz na studium?

 

[marshel]

hi skjian
Můžete zkusit všechny tři metody.
1.Vpřed ovlivnění omáčka na hromadnou napětí napájení PMOS, například použití Schotty dioda.
2.Použijte nízký práh PMOS napětí.
3.Check minimální výstupní napětí vyrovnávací fáze před PMOS moci, je-li vyrovnávací paměť může výstupní napětí nižší, můžete získat nižší odpadlíka napětí.