Help: LDO zisk a fáze?

[mark_nctu]

Dear All:

I design LDO.Fáze rozpětí na UGF (150kHz), je velký než 50, ale

LDO je fáze rozpětí je nižší než 20, na 8.5kHz.Je bezpečné v designu?
Omlouváme se, ale musíte přihlásit do zobrazení tuto přílohu

 

[v_c]

No já si nemyslím, že je to bezpečné.Měli byste se pokusit dostat 45 až 60 ° fáze prostor pro váš návrh, aby se na bezpečné straně.<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$v_c' title="3 $ v_c" alt='3$v_c' align=absmiddle>

 

[mark_nctu]

v_c napsal:

No já si nemyslím, že je to bezpečné.
Měli byste se pokusit dostat 45 až 60 ° fáze prostor pro váš návrh, aby se na bezpečné straně.<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$v_c' title="3 $ v_c" alt='3$v_c' align=absmiddle>

 

[smartdream]

mark_nctu napsal:

Dear All:I design LDO.
Fáze rozpětí na UGF (150kHz), je velký než 50, aleLDO je fáze rozpětí je nižší než 20, na 8.5kHz.
Je bezpečné v designu?

 

[v_c]

Podívejte se na následující článek od Texas Instruments týkající se stability LDOs.

http://focus.ti.com/lit/an/slyt187/slyt187.pdf
http://focus.ti.com/lit/an/slyt194/slyt194.pdf

Tam je dobrá diskuse fáze rozpětí se vztahuje na LDOs.

Doufám, že jste ho najít užitečné informace při rozhodování.

S pozdravem,<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$v_c' title="3 $ v_c" alt='3$v_c' align=absmiddle>

 

[mark_nctu]

smartdream napsal:mark_nctu napsal:

Dear All:I design LDO.
Fáze rozpětí na UGF (150kHz), je velký než 50, aleLDO je fáze rozpětí je nižší než 20, na 8.5kHz.
Je bezpečné v designu?

 

[Vždy @ smart]

Dear All,

Mám tady další otázku.

Když jsme test na stabilitu LDO, co má být použito jako zátěž?

Řekněme, že na můj návrh, se bude řídit LDO "nadřízené" velké měniče (vstup stejnosměrného 1. etapa měnič VDD / 2), který spínaný proud je až pro 8 ma, ale quistient proud je asi 1 až 2 mA.Jsem čelí jisté potíže, když jsem si tyto měniče jako náklad a fáze marže silně mění.Hope someone can help here.

Thanks in advance

pozdravy,
chytrý

 

[SMAP]

Myslím, že koncepce je, že: na frekvenci, že zisk je větší než 0 dB, pak je jeho fáze rozpětí je alespoň větší než 0degree.(ideální)

V analogových design, protože změny PVT, fáze marže by měla být větší než 45 stupňů, pokud je větší než zisk 0dB jako spolehlivější navrhování.

 

[Vždy @ smart]

Vážení SMAP,

Díky za Vaši odpověď, ale moje otázka zde nebyla požádat o teorii PM a LG.

Ptala jsem se ho, co bych měl jako náklad, pokud LDO je řídit řadu velkých měničů kaskády, nebo jen RL?

Četl jsem TI papír, prostě dát RL (což odpovídá současné potopení při zatížení).Já jsem tak, aby RL pro 0A až 8 ma, a já mám dobrý Užitečné vůbec rohu.

Nicméně, když jsem konektor Invertory jako náklad, LG a PM značně lišit vůbec rohu.Například LG může pokles 10 dB, nebo může jít až pro 70 dB.Užitečné může klesnout až na negativní nebo některých případech to může přesahuje 180 stupňů (což je divný).

Zjistil jsem, že impedance střídače (i unpluged z LDO, aby VDD, ac = 1), se liší od několika set ohmů až několik stovek mohms, může to způsobit LG (zisk PMOS) se liší.Důvodem je to, protože je napájena ze střídače Omezení výstupu zesilovače, který zbožový režim je 1.2V, a může se měnit ve všech rohu způsobit bodu DC měničů a nakonec změny na různých koutů, MOS střídače působí v jiné oblasti.

Doufám, někdo může pomoci.

Pozdravy,
chytrý

 

[smartdream]

Vždy (at) smart napsal:

Vážení SMAP,Díky za Vaši odpověď, ale moje otázka zde nebyla požádat o teorii PM a LG.Ptala jsem se ho, co bych měl jako náklad, pokud LDO je řídit řadu velkých měničů kaskády, nebo jen RL?Četl jsem TI papír, prostě dát RL (což odpovídá současné potopení při zatížení).
Já jsem tak, aby RL pro 0A až 8 ma, a já mám dobrý Užitečné vůbec rohu.Nicméně, když jsem konektor Invertory jako náklad, LG a PM značně lišit vůbec rohu.
Například LG může pokles 10 dB, nebo může jít až pro 70 dB.
Užitečné může klesnout až na negativní nebo některých případech to může přesahuje 180 stupňů (což je divný).Zjistil jsem, že impedance střídače (i unpluged z LDO, aby VDD, ac = 1), se liší od několika set ohmů až několik stovek mohms, může to způsobit LG (zisk PMOS) se liší.
Důvodem je to, protože je napájena ze střídače Omezení výstupu zesilovače, který zbožový režim je 1.2V, a může se měnit ve všech rohu způsobit bodu DC měničů a nakonec změny na různých koutů, MOS střídače působí v jiné oblasti.Doufám, někdo může pomoci.Pozdravy,

chytrý

 

[Vždy @ smart]

Citace:

Myslím, že můžete použít například nahrávání RL pochopit odpověď AC a měniče jste se zmínil o zatížení, které potřebují proudy stejně jako přechodné případy, pokud vím, je-li přechodný analýza ukazuje, stabilní, není potíže se stabilitou.