[help] obsáhlé znalosti o hodiny vtokových

[eexuke]

Vážení,
V současné době jsem zaměřené na low-výkon digitálního designu a chci vědět, do hloubky informace o vtokových hodiny:
1) jak může clk vtokových byl popsán v Verilog?
2) jak lze clk vtokových byly syntetizovány v návrhovém překladačů?
3) Jak může hlavní čas analyzovat bránou CLK?
4) jak může Power překladačů přidat bránou clk automaticky při syntéze?
5) Nějaké další otázky CLK vtokových?

Jakékoliv připomínky, informace, knihy, noviny, dokumenty, webové stránky ....jsou vítány!
Many thanks in advance!

 

[eda_wiz]

eexuke napsal:

Vážení,

V současné době jsem zaměřené na low-výkon digitálního designu a chci vědět, do hloubky informace o vtokových hodiny:

1) jak může clk vtokových byl popsán v Verilog?

2) jak lze clk vtokových byly syntetizovány v návrhovém překladačů?

3) Jak může hlavní čas analyzovat bránou CLK?

4) jak může Power překladačů přidat bránou clk automaticky při syntéze?

5) Nějaké další otázky CLK vtokových?Jakékoliv připomínky, informace, knihy, noviny, dokumenty, webové stránky ....
jsou vítány!

Many thanks in advance!

 

[jackson_peng]

Položit tohoto dokumentu.
"Jak úspěšně použít Gated Hodiny v ASIC Design, 2002 pohodlný";

dává představu o hodně back-end design na vtokových logice.

google to.je snadné najít

 

[robin_su]

Se můžete obrátit na PRODÁNO help.There je mnoho užitečných informací a úvod do brány-hodiny metoda pro úsporu energie.Added po 55 minutách:Se můžete obrátit na PRODÁNO help.There je mnoho užitečných informací a úvod do brány-hodiny metoda pro úsporu energie.

 

[wkong_zhu]

1) hodiny, je bránou z důvodu úspory energie, v Verilog se často používají k gated_signal 'nebo' nebo 'a' pravý hodiny:
clk = clk_en & clock_i;
clk = ~ clk_en | clock_i;

i když je počítač v nečinnosti, nebo režimu spánku, může být prosazován clk_en zastavit clk, aby se úspory energie.

 

[freeinthewind]

Hodiny u vtokových dávají dobré, že je to způsob, jak kontrolovat výkon consumption.but to může udělat chybu, pokud u nevyužívají ji properly.by tak whizkid metoda je špatná.nevyužije hodiny-dát, ne bránou hodiny.

 

[eexuke]

freeinthewind napsal:

Hodiny u vtokových dávají dobré, že je to způsob, jak kontrolovat výkon consumption.but to může udělat chybu, pokud u nevyužívají ji properly.by tak whizkid metoda je špatná.
nevyužije hodiny-dát, ne bránou hodiny.

 

[tukken]

Jo, možná čistá Řešení je nejlepší volbou

 

[Power-twq]

byste měli oddělené hodiny vtokových logiku v samostatném modulu

a ručně syntetizovat je.Mezitím, je nutné zkontrolovat časování

s bránou hodin pečlivě.

eexuke napsal:

Vážení,

V současné době jsem zaměřené na low-výkon digitálního designu a chci vědět, do hloubky informace o vtokových hodiny:

1) jak může clk vtokových byl popsán v Verilog?

2) jak lze clk vtokových byly syntetizovány v návrhovém překladačů?

3) Jak může hlavní čas analyzovat bránou CLK?

4) jak může Power překladačů přidat bránou clk automaticky při syntéze?

5) Nějaké další otázky CLK vtokových?Jakékoliv připomínky, informace, knihy, noviny, dokumenty, webové stránky ....
jsou vítány!

Many thanks in advance!

 

[fotbal]

prodaného doc, můžete najít ty řešení!