Hierarchie SystemC zakotven v Verilog

[gerdemb]

Já jsem teprve začíná pracovat s co-simulaci Verilog a SystemC ve VCS a mám základní otázku. Pokud bych vyměnit modul Verilog s SystemC model se stejným hierarchie může i nadále používat jakékoliv Verilog křížové odkazy modul, který sondoval do Verilog? Například je-li vyměnit modul Verilog zmije s SystemC verze s naprosto stejným hierarchie by test1 test2 a úkoly práce, nebo musím mít přístup pouze k pinům modulu? Co v případě, že úkoly byly změněny, aby síly (tj. síly adder_0.foo 1'b0). Díky za každou pomoc! Na zdraví, Ben modul EXU (...); ... zmije adder_0 (...); test1 = adder_0.foo, test2 = adder_0.dff_0.Q, endmodule modul zmije (...); drát foo; DFF dff_0 (...) endmodule modul DFF (...); ... drát Q endmodule

 

[xuanzhu]

Myslím, že nemůžete udělat, protože když děláte co simulace, VCS vytváří wrapper, který obsahuje pouze port signály SystemC modul, a můžete pouze přístup k portům modulu. Nicméně, můžete vytvořit nějaké ladění porty v modulu SC a spojit je s vnitřními signály.