Hodiny divize s VHDL?

[martur]

Dobrý den, mám problém s VHDL. Ve skutečnosti jsem wrot testbench soubor simulovat můj návrh. v tomto souboru musím přiřadit určitou hodnotu signálu v určité periody. tak jsem použil následující výraz: CLK

 

[FvM]

Pokud je design je věnován poslední FPGA rodiny, měli byste použít PLL hodiny násobič. V opačném případě není dobrá cesta. Zpoždění logiky buňky mohou být použity, ale jsou silně ovlivněny procesem, napětí a teploty ("PVT") variant. Nebo dodávky faktor 4 vyšší taktovací frekvenci.

 

[preet]

Vážení Marter, musíte implementovat čítač bitů n, pokud potřebujete dělit žádné hodiny o 2 až moc "n". Máte-li specfic požadavky na periodicitu a řekni mi, detail vstupního frekvence, výstupní frekvence a 'na' čas S pozdravem Preet

 

[alexan_e]

Pokud máte specfic požadavky na periodicitu a řekni mi, detail vstupního frekvence, výstupní frekvence a "na" čas

OP bylo jasné, na požadavky, má hodiny, dobu 100ns (10MHz) a chce použít zpoždění 25ns, který je po dobu 40 MHz, aby MKO řekl, že je možné použít buď interní frekvenci hodin násobič pokud je k dispozici, nebo externí hodiny 40 MHz. martur, předpokládáme, že 100ns CLK je v současné době hlavní (nejvyšší) frekvence v systému, a ne hodiny, které jsou již rozděleny. Alex

 

[TrickyDicky]

Vážení Marter, musíte implementovat čítač bitů n, pokud potřebujete dělit žádné hodiny o 2 až moc "n". Máte-li specfic požadavky na periodicitu a řekni mi, detail vstupního frekvence, výstupní frekvence a "na" dobu pokládá Preet

Toto je jen dobře, pokud používáte výstup tohoto čítače jako hodiny umožňují ve svém oboru základní hodin. To je obecně špatné postupy použít výstup z pultu na hodiny jiných registrů. Je to mnohem bezpečnější PLL

 

[preet]

Vážení TrickyDicky, plz zpracovat své místo s příkladem. to mi umožní lépe pochopit. S pozdravem, Preet

 

[TrickyDicky]

Nemám příklad - je to jen špatné zprávy použít čítač hodiny pro jiná zařízení. Může pracovat v době, ale může se stát nespolehlivé bez varování a je ovlivněna teplotou. Takže místo toho používat jako hodiny, použít jako hodiny umožňují:

 cnt_proc: proces (CLK) začít pokud rising_edge (CLK) pak CNT

 

[preet]

Vážení TrickyDicky, jak moc lze rozdělit pomocí PLL pozdravem Preet

 

[TrickyDicky]

stejně jako PPL dovolí. Naleznete v dokumentaci pro konkrétní FPGA. Obvykle můžete získat něco od několika MHz až 100s MHz.

 

[jimmy_tag]

kontrola mé hodiny dělič kód: [url = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] Vše o VHDL kódy, PCB Design a AVR: VHDL kód pro hodiny Divider [/url]

 

[std_match]

podívej se na můj čas dělící kód: [url = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] Vše o VHDL kódy, PCB Design a AVR: VHDL kód pro hodiny Dělič [/url]

To je dobře teoreticky, ale i pro praktické provedení je vhodnější vytvářet hodiny umožňují (a signál, který je vysoký pouze jeden hodinový cyklus), nebo použít PLL. To není doporučeno používat logiku / Registrace / flip-flop výstup jako hodiny. Hodiny umožňují použití, jako je ten VHDL:

 procesu (CLK, rst_n) Je-li rst_n = '0 ', pak - nastaví všechny registry na resetování hodnoty elsif rising_edge (ČLK), pak - to může být užitečné mít některé věci tady - např. nastavení vytvořené hodiny umožňují na nulu, pokud clock_enable = '1 'pak - do práce tady END IF; END IF; ukončení procesu;

Když clock_enable = 0 "Tento proces bude mít jeho stavu. Hodiny umožňují se obvykle vyrábí stejné hodiny jako okruh, který jej používá. S hodinami vám může mít důkladný systém s mnoha různými "hodiny" (hodiny umožňují). Je robustní, protože vše je taktovaný na stejné hodiny.

 

[jimmy_tag]

To je dobře teoreticky, ale i pro praktické provedení je vhodnější vytvářet hodiny umožňují (a signál, který je vysoký pouze jeden hodinový cyklus), nebo pomocí PLL. To není doporučeno používat logiku / Registrace / flip-flop výstup jako hodiny. Hodiny umožňují použití, jako je ten VHDL:

 procesu (CLK, rst_n) Je-li rst_n = '0 ', pak - nastaví všechny registry na resetování hodnoty elsif rising_edge (ČLK), pak - to může být užitečné mít některé věci tady - např. nastavení vytvořené hodiny umožňují na nulu, pokud clock_enable = '1 'pak - do práce tady END IF; END IF; ukončení procesu;

Když clock_enable = 0 "Tento proces bude mít jeho stavu. Hodiny umožňují se obvykle vyrábí stejné hodiny jako okruh, který jej používá. S hodinami vám může mít důkladný systém s mnoha různými "hodiny" (hodiny umožňují). Je robustní, protože vše je taktovaný na stejné hodiny.

kód na svůj web, je syntetizovatelné . A to dává 100% výkonu. Měl bys to zkusit jako první. A o hodiny umožňují, lze u přímo přidat signál můj kód ..

 

[TrickyDicky]

kód na svůj web, je syntetizovatelné . A to dává 100% výkonu. Měl bys to zkusit jako první. A o hodiny umožňují, lze u přímo přidat signál můj kód ..

Jen proto, že je synthesisable neznamená, že je to dobrý nápad naučit lidi, že vytváření hodiny v logice, je to dobrý nápad. Měli byste změnit, když řeknu, že "OP" by měl být používán jako umožňují další vnitřní logikou, nikoli jako hodiny.

 

[FvM]

byste měli upravit, když řeknu, že "OP" by měl být používán jako umožňují další vnitřní logikou, nikoli jako hodiny

Ale to není navržen jako jeden cyklus vysoký hodiny umožňují spíše než 50% pracovní cyklus zvlnění dělí hodiny. Obecně platí, že mohu představit některé případy, kdy uvedené hodiny dělicí slouží jeho účelu, například vytváření externí hodiny výstup pro periferní zařízení, ale více případů, kdy hodiny umožňují by být dána přednost. Za předpokladu, že nemáte PLL pro generování hodin s nulovým zpožděním, může být nutné použít špatné dělí hodiny řešení pro pomalé hodiny domény. Ale načasování uzavření domény signálů přechodu přidá nějaký další návrh úsilí. Název tématu je poněkud zavádějící mimochodem, protože původní místo, je ve skutečnosti žádá hodin násobení a ne divize.