Hodiny gating rejstříků bank v designu

[vahid_roostaie]

Chci bráně hodiny registru bank můj návrh. Jak možná víte, že se jmenoval možnost: sequential_cell v příkazu set_clock_gating_style. Nechci používat "latch" jako sekvenční buňky, ale proto, že někteří z nejvyšší úrovně vstupy projektu vliv na mnoho registru banky umožňují, aby signál DC nemohl vložit hodiny gatinf logiku pro ně a vydává následující odpověď: .? "kombinační cestu od vstupní port FF, jak mohu vložit hodiny gating bez použití zámek jako sekvenční buňka je nějaký způsob, jak DC ignorovat dopad na nejvyšší úrovni vstupů na výstavbu umožní signál registru bank vaši informaci? Můj nejvyšší úrovni vstupy mají nízkou přechodu a jen vybírá režim provozu čipu.

 

[gliss]

Zajímavé. Proč není možné použít k ovládání vrat a hodinový signál, aby modul nebo registrovat?

 

[shrxixi]

Viděl jsem mnoho návrhů s NAND a nebo použít jako vtokové buňky. co je přesně varování / chyb vidíte?

 

[sumit_techkgp]

Neměl by být žádný problém!. Můžete mi prosím hladkým designem ur správně před syntézou Sumit

 

[eternal_nan]

Můžete samozřejmě použít a brány spíše než Integrované hodiny gating závory, ale hodiny gating setup / hold čas na flop, který spustí signál povolení k bráně a je třeba splnit, a to musí být explicitně kontrolovat načasování. Pokud používáte integrované hodiny gating buněk je, že zejména časový oblouk hradí design.

 

[quan228228]

[Quote = vahid_roostaie] Jak mohu vložit hodiny gating bez použití zámek jako sekvenční buňky? [/Quote] Vkládání hodiny gating bez západky, použijte příkaz, jako je níže: set_clock_gating_style-sequential_cell žádná [quote = vahid_roostaie] Existuje nějaký způsob, jak DC ignorovat dopad na nejvyšší úrovni vstupů na výstavbu umožní signál registru bank? [/Quote] No energie kompilátor ignorovat umožní signál generovaný ze vstupů. quan228228