S
sivarajm
Guest
Ahoj ...
Musím design jeden kód (VHDL), pracovat v 200MHz.Vrátil jsem se kód.Můj cíl je nástroj Vertex 5.I když vzhledem k omezení v ISE, jsem potýkají s problémem.
3 možnosti jsou der pro ČLK:
Období:
pad na nastavení:
ČLK na pad:
U všech tří možností, které jsem dal 5ns.Poté, co místo a cesta, mám
"1 Omezení ve štychu", jako varování.Mám připojené poselství, které jsem k dispozici.
Může u řekni mi, proč to dochází a jak překonat tento problém?
Musím design jeden kód (VHDL), pracovat v 200MHz.Vrátil jsem se kód.Můj cíl je nástroj Vertex 5.I když vzhledem k omezení v ISE, jsem potýkají s problémem.
3 možnosti jsou der pro ČLK:
Období:
pad na nastavení:
ČLK na pad:
U všech tří možností, které jsem dal 5ns.Poté, co místo a cesta, mám
"1 Omezení ve štychu", jako varování.Mám připojené poselství, které jsem k dispozici.
Může u řekni mi, proč to dochází a jak překonat tento problém?