Hodiny se pracovní cyklus by měl být 50%?

Q

qual_ti

Guest
Dobrý den, v ASIC vzory by se hodiny pracovní cyklus je 50%. Pokud ne, co je dopad na výkon?
 
50% pracovní cyklus, není třeba. U ostatních pracovních cyklů bude maximální taktovací frekvenci provozu snížit.
 
50% pracovní cyklus, není třeba. U ostatních pracovních cyklů bude maximální taktovací frekvenci provozu snížit.
Jak to? Má frekvenci, v závislosti na pracovním cyklu? Co je zvláštní výhodu, pokud budeme snižovat pracovní cyklus méně než 50%?
 
50% pracovní umožňuje maximální možné tolerance pro hodiny zkosení, [url = http://en.wikipedia.org/wiki/Clock_skew] Hodiny skew - Wikipedie, otevřená encyklopedie [/url] Alex
 
Nevím, jak by se pracovní cyklus souviset s tolerovat hodiny zkosení, za předpokladu standardních jeden okraj dosáhl návrhů. Minimální šířka pulsu je vztah mezi maximální frekvence a střídy, myslím.
 
Jsem asi používat špatnou terminologii, zkusím přeformulovat. Implementaci uvnitř FPGA může pracovat až na frekvenci, která je podle mého názoru souvisí s prodlením, s níž hodin hrany dosáhnout všech bran, kde je připojení na hodiny, v případě, že hodiny kraji nedosahuje všechny bránou před další hodiny okraj pak to je problém. Například s 100MHz hodinami období 10ns, takže hodiny hrana musí dostat každý brána v méně než 5ns nebo dvě části se zobrazují různé hodiny státech s nižší nebo vyšší clo tentokrát bude méně výsledná maximální frekvence by se také méně. Alex
 
To je správný popis hodin překroutit podle mého názoru, ale stále nevidím, jak se pracovní cyklus by měl vliv na to, jak dlouho, jak jen jeden z obou hrany spouští logiku.
 
Je-li ve výše uvedeném příkladu 100MHz Hodiny mají clo ve výši 10%, není to snížení časové možnosti (na okraj, aby se dospělo ve všech branách) od 5ns až 1ns. Z toho, co vím, že by byl bráně, kde hodin přijde se zpožděním 2ns to bude fungovat s 50% cla, ale to nebude pracovat s 10% pracovní Alex
 
Zda je povinnost je 10% nebo 50%, výstupní data z flop je k dispozici celý cyklus (minus CK-> Q) začíná na náběžné hraně hodin (v případě POS okraj obvody jsou v provozu), a tato data jsou zachycena přijímající propadne na náběžné hraně. Není nic, kde na okraji neg hodin vstoupí do obrazu. Tak dlouho, jak stejný okraj se používá pro všechny obvody, povinnost nezáleží. Minimální šířce impulsu, musí být splněny ačkoli.
 
Záleží na aplikaci. V některých procesorů pracovní cyklus hodin je asi 25%. U některých aplikací s použitím jak stoupá a folling okraje hodiny pro dual nebo quad čerpání, musí být hodiny pracovní cyklus je 50%.
 
Ve většině vzorů je jen jedna hrana slouží k zámek ve změně stavu. Většina ASIC také odvodit časování pro několik funkcí ze stejně vysoké frekvence hodiny, které často setkáváme opět probudí v řadě na zámek ve funkční výsledek. To je místo, kde zabil načasování je znepokojení kvůli různým průtahům šíření prostřednictvím obvody IC a rozložení. Hodiny chvění může sníst časové rozpětí vibrace šíří se různými cestami obvodu. Někdy i stoupání a klesání hrany hodin se používá pro danou funkci. Příkladem je syncronous sériové sběrnici (SPI bus), kde jsou údaje předložené vysílat sebe na přední hraně a zajištěné na konci obdrží na sestupné hraně. I při použití jednoho okraje je minimální nastavení času, kdy hodin musí zůstat vysoká, nebo nízká minimální období po okraj, která ve skutečnosti dá minimálně dosahovat pracovního cyklu.
 
Ahoj, díky za info o 50% pracovní cyklus. Na jakém základě se rozhoduje o minimální šířce impulsu z hodin ??????????????? a je-li pracovní cyklus je méně než 50% (na období hodin), pak žádný vliv na výkon (i statické a dynamické síly) ?????????? Díky předem qual_ti
 
Ahoj, pro hodinový signál minimální frekvencí období minima, minimální frekvencí vysokou období vzestupu a pádu časy jsou uvedeny. Doba trvání jedné cyle je součet všech výše uvedených. Obecně clok vysoké a nízké hodin minimální doby jsou víceméně stejné. Tedy na 50% maximální pracovní cyklus frekvence provozu je dosaženo.
 

Welcome to EDABoard.com

Sponsor

Back
Top