Hodiny signál není použita v CLK kolík squential element

[zhipeng]

Pokud jsem se hodinový signál, aby některé kombinatorické logice prvky, protože v těchto místech není přímo použít na CLK pin navazujících prvků je považována za asynchronní podle RTL překladačů a SoC Encounter?

Načasování cesty, od této hodiny až čipu výstup (synchronní se stejným hodiny) nebo D-pin na sekvenční element, nejsou analyzovány.Jak mohu platnost RTL překladačů a SoC Encounter zahrnout tyto cesty v načasování analýzy?Děkuju.

 

[randyest]

Nemám úplně řídit.Ano, hodinový signál obvykle připojit ke hodiny kolíky na sekvenční buněk (obvody, zámky, RAM), ale mohou být použita i na kombinatorické logice (jako hodiny brány), nebo data vstupu do obvody (například aby dělič.) Je-li vaše hodiny signál bude kombinatorické logice musíte pečlivě, aby zvláštní načasování omezení, aby se ujistil syntéza a P & R nástroje pochopit váš záměr.

Pokud můžete dát nějaké bližší informace bych možná mohl pomoci více.

 

[eltonjohn]

Myslím, že chápu, co jste asked.Here je můj vzít:
Jakýkoli vstup na makro buňky mohou být hodiny. Ale problém je, že budete mít závody. Okruh bude asynchronní a těžko určit behavior.Though pro vás ", že by mělo fungovat". Syntézy nástroj nemůže zaručit, že časování jsou respektovány. Pokaždé, když bude trasa čipu různých časech, budou získávány To je důvod, že nemáte zvláštní linky pro hodiny. byste měli používat tyto řádky. a využívat další signál kvalifikace v macrocell. Asynchronní návrhy jsou špatné aidea.
Myslím si, že se pokusí uvést tyto omezuje na nástroj bude velmi těžké řídit. Vzpomínám si před 15 lety, kdy začal jsem byl. Snažil jsem se udělat něco similar.The router bude pracovat celý den!. Výsledky nebyly příliš dobře.

 

[randyest]

eltonjohn post mi pomohl pochopit vaši situaci víc, myslím.

Chcete-li omezení asynchronní cestu můžete použít set_max_delay a set_min_delay.Pořád musí být velmi opatrní, aby se zabránilo rasy podmínky, nestabilní smyčky, metastability, atd. Ale to je možné.

 

[jassen]

Myslíte si vygenerovat hodiny strom s těmito logiku?Můžete přesunout kořen hodiny, aby po těchto logiku.
Nebo budete potřebovat aktualizovat pomocí synchronizace design pro tyto logiku.