Hodiny strom syntéza versus logickou syntézu

C

carrot

Guest
Ahoj Jaký je rozdíl b / w hodiny strom syntéza a logickou syntézu?
 
Syntéza logických ... je proces kódu convertin HDL RTL do brány úrovni čistého seznam syntézou nástroj. (Tj. chování kód do skutečného cirucuit tom, že funkce) společné nástroje jsou Synopsys DC, Ambit Builgates atd.. Hodiny Tree syntéza je proces vkládání Hodiny nárazníky v syntetizovány netlist bráně úrovni .. Nástroje: Synopsys Astro .. Cllock Tree je nutné z důvodu velké zátěže (kapacitní) na hodiny čistého ... doufám, že to pomůže
 
Jen něco přidat na, to je také důležité pečovat o překroutit hodin v CTS, které se liší v načasování mezi registry stejné hodiny.
 
Myslím, že dva "sysnthesis" nemají stejný význam. Hodiny strom syntéza rozumí použití hodiny strom nahradit ideální síť netlist před rozložení. ale znamená logickou syntézu: 1 mapování mezi RTL a generických buněk 2 optimalizaci mezi generické buňky a knihovny buněk.
 
Logickou syntézu zahrnují mapování a optimalizaci vašich RTL kód gate-úrovni netlist. P & R nástroje, pak vložit hodiny strom (strom hodiny syntéza), která se skládá z vyrovnávací paměti na úrovni gate-netlist vyvážení hodiny překroutit.
 
, že zcela odlišná syntéza, jeden je kód k bráně, jeden je čistý k bránou-net.
 
Pokud vám váš obvod musí splňovat načasování a funkce časování po P & R, máte lepší udělat hodiny stromu syntézy. To bylo děláno nástroj CTS. logika syntéza je proces, který překládají RTL popis k bráně netlist.
 
logickou syntézu je tok mapa RTL do netlist použití knihovny. Hodiny syntéza je vložen do stromu hodiny umístěné design. peform logika syntheis v Design-kompilátor nebo RTL kompilátor, jinak hodiny systhesis v nástroji PR, atd. Astro a SOC-setkání.
 
obvykle logickou syntézu provádí syntézu nástrojem, a CTS je prováděna P & R nástroje.
 
Syntéza je logika patří k předním konci toku, který převádí RTL kód do netlistu brány úrovni a hodiny strom vložka patří k rozložení P & R toku. Hodiny Tree syntéza je proces vkládání Hodiny nárazníky v syntetizovány netlist bráně úrovni.
 
logickou syntézu je přeložit ---> optimalizovat ----> mapu sdtandard buňky. Hodiny strom syntéza je použít buffer strom, aby se minimalizovalo hodiny překroutit. [Quote = mrkev] Hi Jaký je rozdíl b / w hodiny strom syntéza a logickou syntézu? [/Quote]
 

Welcome to EDABoard.com

Sponsor

Back
Top