Hodiny vtokových

Ahoj,

Nice otázku:
Myslím, že to je přídavných oblast brougth na hodinách brány správce.

 
Musíte pečlivě design hradlování obvodů tak, aby skrček hodiny (zkrácené hodinové impulsy) nejsou vytvořeny.

Máte-li zapnout / vypnout hodiny v nesprávný čas na hodinovém cyklu se můžete dostat hodiny okrajů desky, kde nechcete ani očekávat, že budou.Je zřejmé, že by to mohlo způsobit problémy v synchronním obvodu.

RB

 
Extra úsilí je také zapotřebí, aby se ujistil, že můžete ještě vložit fotografie na obvody napájené bránou hodiny, protože všechny hodiny musí být ovládány z primárních vstupů.Není těžké to udělat, ale pokud to neuděláte, ztratíte chyba pokrytí.

John

Talk DFT / info naleznete na:
DFT Digest
DFT fórum

 
Ahoj
Výhody hodiny vtokových Lze konstatovat, as,
úspory energie (nejdůležitější)
směrování úsilí úspory
oblasti úspory

Nevýhody,
1.Pokud hodiny vtokových se provádí pouze s jednou branou požadované oblasti, je menší, ale pozornost je třeba věnovat umožní signál, který by neměl být afftected podle závady a měla by být retaind pro celý takt.
2.Pokud západkou hodiny hradlování slouží pak oblast a směrování se může stát konkurenční originální design, ale v každém případě moc je uložena.

 
U lze použít zámek, aby se zabránilo porucha<img src="http://images.elektroda.net/95_1195280364.jpg" border="0" alt="clock gating" title="Hodiny vtokových"/>
 
"Extra úsilí je také nutné, aby se ujistil, že můžete ještě vložit fotografie na obvody napájené bránou hodiny, protože všechny hodiny musí být ovládány z primárních vstupů. Není těžké udělat, ale pokud to neuděláte, ztratíte chyba krytí. "

Syntéza nástrojů a / nebo interní firemní skripty mohou vložit TE (test umožňuje) signálu v hodiny hradlování buňku nebo modul, který obchází hodiny brána v testovacím režimu.Ve stručnosti v testovacím režimu: CLK do module = ČLK z modulu, tedy kompletní ovladatelnosti.To se děje poměrně automaticky.

 

Welcome to EDABoard.com

Sponsor

Back
Top