I2C problém

[ise_lewis]

Můj návrh je I2C slave obvod, je západka data OP-okraje OSB a produkce neg-okraji SCL.I spustit simulaci post-syntéza s ModelSim, je to ok.A pak jsem generovat CDL soubor z nestlist s modely CMOS, ale když spustím simulaci s HSPICE, to je špatné.

Když to pošlete ACK bit, SDA změna od nejnižší k nejvyšší v post-okraj.Takže obvodu nemůže fungovat.Nevím, jaký problém s obvodem.Prosím, pomozte mi.
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 

[Fvm]

Zní to jako načasování porušení zákona, ale je to ony hádat, aniž by knowiing obvodu.

 

[ljxpjpjljx]

Jaká je frekvence vám cirsuit spustit?můžete zkontrolovat svůj design v Post-Simulace s max frekvenci?může být nemůže pracovat s ním!

 

[ise_lewis]

běh na 100 kHz - 200Khz.To není rychlý.

 

[Fvm]

Tato analýza by měla umožnit, aby uznaly, proč obvod je tím, o nichž logika buňka se chová liší od ModelSim analýzy.Vzhledem k požadované dual-okraj citlivost, obvod musí být navržen jako kombinace synchronní a asynchronní logiky.Existuje mnoho možných pastí v tomto druhu designu.

 

[ise_lewis]

Myslím, že příčiny:

1.Timng omezení, Jak omezení dual-okraj hodiny I2C?

2.I2C Pad, někdo mi schéma pad I2C s ESD?

 

[Kriváň]

Můžete navrhnout logiku s dual-okraj, ModelSim nebreč o tom, ale je to tak určitě Non-syntetizovatelné.

Použijte pouze jeden čas, například negedge SCL a design některých asynchronní logiky [s "přiřadit" prohlášení, pokud si dobře pamatuji ...], který vytváří další možnosti synchronizace, pokud je budete potřebovat.

Kriváň

 

[maxsnail]

jste ACK by se mělo změnit na negedge sclk po TDH,
Měl by poslední takt, vaše křivky, proč pouze polovinu cyklu?