if vs případě Verilog

[dsairajkiran]

může někdo vysvětlit, zda a jak se věci prohlášení odvodit logické po syntéze?

 

[umairsiddiqui]

if => prioritní enkodér
u => multiplexor

 

[JVNPAVANKUMAR]

Ve skutečném použití můžete použít, pokud condion bez satisfiying všechny možné kombinace stavu
Například
Chcete-li implementovat = 1 set output = 1 jinak výstup = 0
možné, Verilog kódy pro toto použití, jestliže prohlášení naivní uživatel

if (a == 1)

začít
op <= 1;
konec

if (a == 1)
začít
op <= 1;
konec
jiné
začít
op <= 0;
konec

switch ()
začít
1'b0: begin
op <= 1;
konec
1'b1: begin
op <= 0;
konec
endcase
ve výše uvedené tři příklady pěst případě generuje západkou, protože jste přístav dfined jiného stavu je tato pravděpodobnost je vyšší, pokud máte více ne o condtions mají být měřeny, takže lidé říkají lepší použít v případě, pokud namísto prohlášení

 

[rsrinivas]

umairsiddiqui napsal:

if => prioritní enkodér

u => multiplexor

 

[phutanesv]

Case vede k mux také snižuje velikost mux

není-li přednost v case
li přednost-li else if

excatly je to správné není nutné získat zmatené

 

[tosonal.jain]

Pokud se - jinak je tu pro prioritní hardware generace, zatímco v případě prohlášení je používán pro jiné priority struktury.

U zjistit, jestli si přejí, aby 8:1 mux pomocí 2:1 mux pomocí if-else v syntéze pak budeme mít přednost struktura dává přednost jedné konkrétní Vstupní podle našeho kódu, ale pokud budeme psát stejné pomocí případ, pak budeme mít non-priority konstrukce, která bude jako taková vyžaduje.

U může velmi snadno pochopitelné pro psaní kódu v jazyce VHDL a pak hledají své souhrnné zprávě.

Doufám, že teď ur moc jasné zhruba stejný.