impulsní modulací rasied kosinus filtr

[V]

Chci psát zvýšil cosine FIR filtru, jsem simuloval drmolit faktor, aby se koeficienty filtru Matlab / Simulink. Ale nemám žádný nápad, kódování filtru modul VHDL. Může mi někdo pomoct? Díky

 

[masai_mara]

Začněte tím, že rozhodování o pevný bod zobrazení koeficientů a vložit je do paměti jako Bram a využít zabudované Xilinx multiplikátorů pro to filtrování. vaše pevné bit formátu max. 18 jako Xilinx multiplikátory jsou 18 bitů každý jiný vaší oblasti zvýší ohromně.

 

[Renjith]

[Quote = V], ale nemám ponětí, ke kódování filtru modul VHDL. [/Quote] to u problémy ve VHDL prgming nebo jedle architektury? , který je ur cílovou technologie a nástroje? Konstrukce jedle pomocí FPGA jsou vlhké jednoduše s novým nástrojem zdrojů. tak jen zmínit, jak se u chtějí jít o

 

[ganlubbq]

Pokud se vám dostal ipcore jedle pak můžete nastavit koeficientů na to, co jste dostal od Matlabu, který byste měli quantized na pevnou čárkou. pak každá věc je v pořádku! Pokud ne, měli byste udělat yourelf!

 

[ddt694]

zvýšil cosine FIR filtru je snadné si uvědomit, než obecné FIR filtru, protože jejich vstupní data šířka je velmi malá. Například, pokud rcos filtr pro QPSK nebo BPSK nebo pásma, vstupní data šířka je jen 1bit. tak multiplikátor ve filtru je snadné být realizován, ve skutečnosti je jen mulitplier XOR operace. . pro QAM, vstupní data šířku možná větší, 16QAM je 2bit (příčiny, budete potřebovat dvě filtr pro IQ kanál), 64QAM je 3bit - všechny nejsou příliš široké, takže násobič je velmi velmi snadné realizovat. Filtr koeficienty datové šířky bude záviset na požadavky systému. Obecně platí, že 10bit je dost.

 

[freeinthewind]

se můžete obrátit na metody návrhu FIR filtru.