jakákoli jiná omezení ve VHDL syntéze

[Prasanna Kumar]

Existují nějaká jiná omezení ve VHDL, které se pro syntézu

Po ustanovení ignorovat.
omezení pro inicializaci hodnoty
omezení čekat prohlášení
omezení na více řidičů na jednom signálu

 

[nand_gates]

Vektorové rozsah výběru musí být constatnt prostředky

<= b (k dwonto 0);

Jestliže K je variabilní výše uvedené tvrzení není syntetizovatelné!

Pro více informací viz J. Bhaskar 's kniha VHDL primer

 

[btobey]

Actel má PDF s názvem "Actel HDL kódování" s dobrým oddíl o technologii nezávislé kódování styly.Dává tak VHDL a Verilog příklady.

http://www.actel.com/documents/hdlcode.pdf

Další vynikající kniha je Andrew Rushton je VHDL pro logické syntéze

 

[Kulprashant]

hi,
zatímco smyčka není synthesisable.
Atributy nejsou synthesisable.

S pozdravem,
kul

 

[omara007]

Kulprashant napsal:

hi,

zatímco smyčka není synthesisable.

Atributy nejsou synthesisable.S pozdravem,

kul

 

[dBUGGER]

Ahoj omara007,
Myslím, že prashant hovoří o syntéze atributy jako RLOC atd. Tyto nemohou být syntetizovány ..

S pozdravem,

 

[barkha]

dobré vztahy -
http://www.sunburst-design.com/papers/CummingsSNUG1999SJ_SynthMismatch.pdf
http://www.sunburst-design.com/papers/CummingsSNUG1998SJ_FSM.pdf

 

[omara007]

Byl jsem syntetizovat kus kódu VHDL ..a previousely jsem netušila, že existují určitá omezení pro syntetizovat provozovatele VHDL (mod) ..a já jsem měl tento řádek kódu v mém souboru: x mod 40 ..a já jsem dostal tuto chybu z kompilátoru design říká, že MOD není syntetizovatelné-li na pravé straně provozovatele nemůže být psáno jako výkon 2!..jako 2 ^ n ..

Takže, co je nejlepším řešením pro to od ur openion chlapi?