jaké obvody se těmito verilog kód sythesized k?

[triquent]

1) jaký druh obvodu bude syntetizovaná do?
modulu aa (ck, R1, R2)
Vstupní ck;
výstup R1, R2,
reg. r1, r2;
Vždy @ (posedge ck) začíná
r1 <= r2;
r2 <= r1;
konec
endmodule
2) Jaký druh kombinačních obvodů bude do sythesized?
bb modul (a, b, x)
vstupy a, b;
výstup x, x reg;
@ vždy (a nebo b) začít
x = funkce (a, b);
konec
funkce funkce;
vstupy a, b;
if (a)
func = b;
endfunction
endmodule

3) a 4) jsou bude syntetizovaná do stejného obvodu?jaký druh obvody budou syntetizovaná do?
3) Vždy @ (d nebo R1 a R2) začíná
r1 = d;
r2 = r1;
konec
4) vždy @ (d nebo R1 a R2) začínár2=r1; r1 = d;
konec

Která kniha je dobré pro učení syntéza?

 

[eda_wiz]

1) 2 stage posun
reg. se o / p připojeni k I / P .....
2) A brány
3
a 4 budou syntetizovány k čistému ..
rád přiřadit r2 = d;

 

[nand_gates]

Kniha se učit Synthesis.

Verilog HDL souhrnné praktické primerů
J. Bhaskar

Také se můžete odkazovat na Synopsys DC Manuály

 

[triquent]

Kde najdu Synopsys dc manuál?
nand_gates napsal:

Kniha se učit Synthesis.Verilog HDL souhrnné praktické primerů

J. BhaskarTaké se můžete odkazovat na Synopsys DC Manuály

 

[triquent]

Snažil jsem se s Synopsys dc kompileru.
Myslím, že v zásadě máte pravdu.
ale jeden zajímavý jsem našel pro (2) je to, že když jsem nastavit různé omezení, mám odlišné výsledky.z nich je i brány, jako je to, co řekl.Dalším je dva nejsou brány a pak NOR hradla.Jak mám vědět, který z nich je lepší?

i pro 3
a 4,
což znamená, že jsou stejné.ale 4) vypadá více wired.Proč lidé potřebují syntetizovat drátem?Nemohl jsem myslet na
to, že praktické uplatnění.
whizkid napsal:

1) 2 stage posun reg. se o / p připojeni k I / P .....

2) A brány

3 a 4 budou syntetizovány k čistému ..

rád přiřadit r2 = d;

 

[triquent]

Také, když doyou kluci dělat sdílení zdrojů, je to lepší nechat syntéza nástroj rozhodnout, kdy jej použít bassed o návrhu omezení?
hodnota "x" a "z" jsou považovány za shodné v případě pobočky u "casex" během simulace a syntéza?

 

[tavidu]

dont použít funkci při psaní synthesiable verilog kód, stačí jej nahradit modulem.
Při psaní kódu, měli byste vědět, jaký druh obvodu bude vytvoren.
Mám rád jednoduché verilog sentance.

 

[niuniu]

je meanless hrát s verilog na tom rohu případu.infact, měli byste nejprve jako každý synospys školení naučím vás, myšlení v hardware, pak napsat kód vyjádřit vám myšlenky.

ano, není dc uhodnout, co bude syntézou těchto kód, první zeptat sami sebe, co chcete, a najdete standardní způsob psaní to záleží na vás synthsis nástrojů.

ty trik je užitečné pouze se pouze ověření.Je to špatné kódování styl jejich použití v reálném projektu.

 

[floatgrass]

Pamatujte si: jednoduché, je nejlepší.napsat kód jsou stejného důvodu.

 

[triquent]

Beru syntézou třídě hned.těchto otázek je od profesora.On nám za domácí úkol nebo praxí.
niuniu napsal:

je meanless hrát s verilog na tom rohu případu.
infact, měli byste nejprve jako každý synospys školení naučím vás, myšlení v hardware, pak napsat kód vyjádřit vám myšlenky.ano, není dc uhodnout, co bude syntézou těchto kód, první zeptat sami sebe, co chcete, a najdete standardní způsob psaní to záleží na vás synthsis nástrojů.ty trik je užitečné pouze se pouze ověření.
Je to špatné kódování styl jejich použití v reálném projektu.

 

[tukken]

1.shift reg
2.závora
3.nerovná