Jak difine různé propagační zpoždění pomocí Verilog

[ken_cn]

Ahoj,
Chci, aby se NAND brány pomocí Verilog.Je třeba obsahují 3 různé propagační zpoždění ve 3 různých podmínek.A to si musí vybrat jednu z šíření prodlení dle na stavu, v simulaci.
jak to mám udělat?
Díky!

Dosah poznání

 

[wadaye]

Ahoj ken_cn,

Zkuste toto:

##################################################
"Časovém 1ps/1ps

Modul 3_con_nand (
in0,
in1,
con,
ven
);

parametr con_0_delay = 1, / / můžete změnit tuto hodnotu na kterou chcete
con_0_delay = 2,
con_0_delay = 3;

vstup in0;
vstup in1;
vstup [01:00] kon;

Výstup ven;

Vždy @ (kon nebo in0 nebo in1)
případě (kon)
2'b00:
out = # con_0_delay ~ (in0 & in1);
2'b00:
out = # con_1_delay ~ (in0 & in1);
default:
out = # con_2_delay ~ (in0 & in1);

endmodule

#############################################

 

[ken_cn]

Děkuju mnohokrát.

 

[ken_cn]

Díky Wadaye.
Ale to se může přidat jeden vstupní pin v mém symbol.Nemám rád změnil symbol.
Counld I definovat "con" jako globální proměnnou?Mohl byste mi pomoci?Thnak vám děkuji.

Dosah poznání

 

[jnanabindu]

Ahoj,

Vezměte prosím na vědomí, že "# zpoždění" může být použita pouze pro simulaci, a nikoli pro syntézu

 

[ken_cn]

díky
I používat pouze v simulation.how mohu dělat?