Jak extrahovat více cyklostezek

[Amr El Dieb]

Já jsem pracoval na designu, který využívá některé z jádra Designware. Vzal jsem generované. Netlist v od designware a začít uvedení ve své nejvyšší úrovni a začít implementace na FPGA. Já používám Xilinx ISE 7.1 a to provádění, design je v pořádku, ale chci zvýšit výkon, takže jsem se jen chci zeptat, zda existuje nějaký způsob, jak získat více cyklostezek v designu v Xilinx ISE nástroje, pokud nemám RTL kód?? Díky