jak implementovat JK flipflop-> Edge fáze řízení DETE

[Danielye]

Jak provést této logiky ve VHDL
logika tabulky je následující,

KJ ven
H / L nárůst hrana H
nárůst hrany H / LL
H / L sestupné hrany beze změny
sestupné hrany H / L beze změny

Díky předem!

 

[ADAP]

Co myslíš tím zvýšení hrany H a vzestup hrany H / L?Je to hodiny?

 

[tongson]

clk'event a CLK = '1 '
j = 1;

clk'event a CLK = '0 '
k = 1;

 

[Danielye]

Jak realizovat ve VHDL nebo schématu?
To je použít pro detekci fáze dvě hodiny, hrana fáze řízení detektor,
, která je jednou z částí ADPLL.

Logické tabulka: dva vstupy, jeden výstup

K -------------- J ------------ ven
H nebo L ------ vzestup okraj ------ H
nárůst okraj --- H nebo L --------- L
H nebo L ------ sestupné hrany ---- beze změny
sestupné hrany --- H nebo L ------- beze změny

 

[nand_gates]

Tady to jde!Tahle je docela běžné!Ale já nevím to bude opravdu fungovat, nebo
není.FF může jít metastabilní!

Kód:

Knihovna IEEE;

použití ieee.std_logic_1164.all;

subjektu phase_detect jeport (

J: v std_logic;

K: v std_logic;

Q: z std_logic);konec phase_detect;architektura chovat v phase_detect je

signálů Q1, Q2: std_logic;

signálu reset: std_logic;

zahájení - se chovají

reset <= Q1 NAND 2. čtvrtletí;

Q <= Q1;

FF1: proces (K, reset)

začít - postup FF1

pokud reset = '0 'pak - asynchronní reset (aktivní nízká)

Q1 <= '0 ';

elsif K'event a K = '1 'pak - roste hodiny hrana

Q1 <= '1 ';

end if;

Ukončit proces FF1;FF2: proces (J, reset)

začít - postup FF1

pokud reset = '0 'pak - asynchronní reset (aktivní nízká)

Dotaz č. 2 <= '0 ';

elsif J'event a J = '1 'pak - roste hodiny hrana

Dotaz č. 2 <= '1 ';

end if;

Ukončit proces FF2;konec se chovají;

 

[Danielye]

Je to práce!Děkuji vaše moc!