Jak jít Binární navíc ve VHDL s vektory

[s3034585]

Ahoj kluci

Může někdo pls řekněte mi jak to udělat binární navíc s vektory ...
Snažil jsem se dělat, ale to mi dává chybu jako "typ chyby řešení Infixová výraz" "jako typ std_logic_vector."

Knihovna IEEE;
Použijte Ieee.std_logic_1164.all;

Účetní jednotka je přidat
Port (
: v std_logic_vector (3 downto 0);
částka: v std_logic_vector (3 downto 0)
);
Přidat konci;

Architektura behav přídavných je
signál tmp: std_logic_vector (3 downto 0);
začíttmp <= (0) (1) (2) (3), kdy EN = '1 'jinak "0000";
suma <= tmp;

konec behav;

 

[dunets]

Ahoj!
Stačí přidat:
1.Použijte Ieee.std_logic_unsigned.all;
2.en: v std_logic;
3.musíte prodloužit (0), (1) etc na 4bit tím "000" &

Hezký den!Kód:

Knihovna IEEE;

Použijte Ieee.std_logic_1164.all;

Použijte Ieee.std_logic_unsigned.all;Účetní jednotka je přidat

Port (

: v std_logic_vector (3 downto 0);

en: v std_logic;

částka: v std_logic_vector (3 downto 0)

);

Přidat konci;Architektura behav přídavných je

signál tmp: std_logic_vector (3 downto 0);

začíttmp <= (("000" & (0)) ("000" & (1)) ("000" & (2)) ("000" & a (3))), kdy EN = '1 ' jinak "0000";

suma <= tmp;konec behav;

 

[s3034585]

dunets napsal:

Ahoj!

Stačí přidat:

1.
Použijte Ieee.std_logic_unsigned.all;

2.
en: v std_logic;

3.
musíte prodloužit (0), (1) etc na 4bit tím "000" &Hezký den!
Kód:

Knihovna IEEE;

Použijte Ieee.std_logic_1164.all;

Použijte Ieee.std_logic_unsigned.all;Účetní jednotka je přidat

Port (

: v std_logic_vector (3 downto 0);

en: v std_logic;

částka: v std_logic_vector (3 downto 0)

);

Přidat konci;Architektura behav přídavných je

signál tmp: std_logic_vector (3 downto 0);

začíttmp <= (("000" & (0)) ("000" & (1)) ("000" & (2)) ("000" & a (3))), kdy EN = '1 ' jinak "0000";

suma <= tmp;konec behav;

 

[msumanreddy]

s3034585 napsal:

Ahoj kluciMůže někdo pls řekněte mi jak to udělat binární navíc s vektory ...

Snažil jsem se dělat, ale to mi dává chybu jako "typ chyby řešení Infixová výraz" "jako typ std_logic_vector."Knihovna IEEE;

Použijte Ieee.std_logic_1164.all;Účetní jednotka je přidat

Port (

: v std_logic_vector (3 downto 0);

částka: v std_logic_vector (3 downto 0)

);

Přidat konci;Architektura behav přídavných je

signál tmp: std_logic_vector (3 downto 0);

začíttmp <= (0) (1) (2) (3), kdy EN = '1 'jinak "0000";

suma <= tmp;konec behav;

 

[darylz]

Dávám přednost číselnou lib namísto Arth lib, je tento Synopsys prepoerity.