Jak můžeme definovat stavu vysoké impedance v Verilog-

[pbkuvce]

Ahoj,
Jsem navrhování behaviorální model pro bandgap CKT.I bandgap výstup jde na Hi-Z stavu pro konkrétní i / p konfiguraci.A já jsem cofused ABT, jak se model stejné.

S pozdravem,
Karthik