Jak na ladění syntézy chybu v Verilog

[victoria_jitesh]

prosím někdo mi nějaké dobré stránky nebo materiál podle toho, jak ladit syntézu chybu v Verilog.
Také mi řekni, co jsou nejčastější chyby při syntéze Verilog a jak se tomu vyhnout.

Díky předem

 

[echo47]

To je opravdu široká otázka!Širokou škálu problémů, může nastat v průběhu syntézy, a problémy jsou různé v závislosti na syntézu nástroje, který používáte, a vaše osobní zkušenosti úrovni.

Když říkáš "error" to mluvíte chybové zprávy od syntézy software?Nebo myslíte, že syntéza proces probíhá hladce, ale hardware nechová, jak jste očekávali?

Nejlepší zdroj pro pochopení syntézu problémů je obvykle na web výrobce.Například, Xilinx má rozsáhlou databázi, která má odpověď mi pomohla vyřešit mnoho problémů, zaráží, že jsem narazil pomocí Xilinx FPGA.

 

[karikalan_t79]

pouze post mapa načasování simulace vám dá představu