V
victoria_jitesh
Guest
prosím někdo mi nějaké dobré stránky nebo materiál podle toho, jak ladit syntézu chybu v Verilog.
Také mi řekni, co jsou nejčastější chyby při syntéze Verilog a jak se tomu vyhnout.
Díky předem
Také mi řekni, co jsou nejčastější chyby při syntéze Verilog a jak se tomu vyhnout.
Díky předem