Jak napsat na níže Verilog kód ve VHDL

[tarkyss]

b = {} 1'b1, není konstantní

 

[Kukaz]

b

 

[tarkyss]

b je std_logic_vector například a = 4 pak b = 1111

 

[echo47]

Nevím, moc VHDL, Verilog ale myslím, že [color = hnědá] B = {} 1'b1, [/color] je chyba syntaxe. Možná máte na mysli [color = hnědá] B = {{1'b1 }};[/color], ale to je chyba i v případě, že opakování násobek [color = hnědá] [/color] není konstantní.

 

[tarkyss]

Omlouváme se, ale je definována s Constan "definovat

 

[Kukaz]

protože jsem v rozsahu 0-1 smyčka b (I)

 

[echo47]

Nebo něco jako: b

 

[aji_vlsi]

Zkuste VHDL agregáty za to. Přečtěte si FAQ: www.vhdl.org/comp.lang.vhdl/ Je-li to "" určuje velikost "B", pak jednoduše: b '1 '); HTH Ajeetha www . noveldv.com