jak přiřadit globální reset signál vstupní pin na Stratix?

[liu_uestc]

Dokončil jsem design v Verilog, nmlr je globální reset signál a je nízká aktivní, mám rozvoj rada Stratix (ep1s10f780c6).ac9 je to Stratix

resetsignal vstupní pin, i přiřadit nmlr na ac9, ale najdu to nemůže být reseted, jak to mám udělat?
i shoud vložit nějaké zvláštní logiky mezi ac9 a nmlr?? je to problém, o
debounce circiut?

 

[Vishwa]

Nazdar

pro každý CPLD / FPGA, existuje speciální a specializované kolík pro reset.Musíte zadat si resetovat, že pouze pin.můžete najít tento pin z listu z CPLD / FPGA.Pozdravy,
Vishwa