Jak používat $ nastavení, držte $ a $ úkolů Verilog šířku systému?

[aswin123]

Jak používat $ nastavení, držte $ a $ úkolů Verilog šířku systému. , ve kterém bloku můžeme použít tyto příkazy (mám na mysli vždy blok nebo zadat blok) může někdo vysvětlit, mě například

 

[chiguoquan]

používat takto (uvést blok se nachází mezi modulem a endmodule) specifikovat specparam tIFCLK = 20,83, tSRD = 12,7, tRDH = 3,7, tSWR = 12,1, tWRH = 3,6, tSFD = 3,2, tFDH = 4,5, tSFA = 25, tFAH = 10, $ nastavení (slrd, posedge CLK, tSRD), $ drží (slrd, posedge CLK, tRDH), $ nastavení (slwr, posedge CLK, tSWR), $ drží (slwr, posedge CLK, tWRH), $ nastavení (data , posedge CLK, tSFD), $ drží (data, posedge CLK, tFDH), $ nastavení (fifo_addr, posedge CLK, tSFA), $ nastavení (fifo_addr, posedge CLK, tFAH) endspecify

 

[calm]

každý Verilog knihy mohou vyřešit váš problém