Jak používat proměnnou ve VHDL?

[Goodman]

Zdravím všechny,

Jak titul!
Plz podělit o své zkušenosti!

Hezký den!

 

[silencer3]

Proměnné v Verilog
1.simulace
Pro simulaci rozdílu mezi signály a proměnné je opravdu evidentní.proměnné dostane jeho hodnota ihned, ale signál dostane jeho novou hodnotu po všech DELTA čas pouze kroky.

2.Syntéza
Pro syntézu, jeden nemůže c; learly říci, že proměnná nebude syntetizován.To vše závisí na kódování.ale lépe dodržovat některá pravidla (např.: pro proměnnou smyčky, použití proměnných pro memeory, .... atd.), pro správné používání proměnných.Ve výše uvedených případech proměnné dá lepší výsledky při syntéze ve srovnání s signálů.Signály, ale i tak jsou použity pro všechny návrhu implementace.Takže synthesys bod pro zobrazení je velmi diffcicult na distuinguish mezi signály a proměnné, to vše závisí na kódování.

 

[omara007]

Goodman píše:

Zdravím všechny,Jak titul!

Plz podělit o své zkušenosti!Hezký den!

 

[s8319]

signal vs variabilní
(1) Fyzikální význam
Signály reprezentují fyzické propojení (drát), že komunikace mezi procesy (funkce).

Proměnné nemají fyzikální význam, neexistuje v reálných obvodech, používaný hlavně pro simulaci, představují lokální úložiště.Stejně jako proměnné v C nebo Pascalu, proměnné v jazyce VHDL s sebou pouze jeden údaj: jeho aktuální hodnotu.

(2) Bránit
Přiřazení signálů může mít zpoždění, aktualizace na konci process.It je důležité si uvědomit, že i bez po bodu, všechny úkoly signálu dochází u některých nekonečně zpožděním, známý jako delta zpoždění.Technicky, delta zpoždění nemá měřitelné jednotky, ale z hlediska designu hardwaru, měli byste uvažovat o delta zpoždění jako nejmenší časovou jednotku jste mohli měřit, jako je například femtosekundovým.

Variabilní úkoly jsou aktualizovány okamžitě

(3) Defination
Signál může být definovány v procesu a podprogramu (včetně fuction a řízení), musí být definovány mimo ně
Proměnná může být pouze difined v procesu a podprogramu (včetně fuction a postup), by neměl být definován venku.Následující dva klasické příklady vysvětlit différents mezi signálem a variabilní
Pro signály ---------- -----------------
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY C1 je
PORT (IP: in std_logic;
CP: v std_logic;
OP: out std_logic
);
END C1;
ARCHITEKTURA C1 IS
d signál: std_logic;
BEGIN
procesů (CP, IP)
začít
Pokud CP'event a CP = '1 ', pak
D <= IP;
OP <= D;
end if;
end process;
END;
_________For Variable_________________________
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY C2 je
PORT (IP: in std_logic;
CP: v std_logic;
OP: out std_logic
);
END C2;
ARCHITEKTURA C2 IS
BEGIN
procesů (CP, IP)
proměnná D: std_logic;
začít
Pokud CP'event a CP = '1 ', pak
D: = IP;
OP <= D;
end if;
end process;
END;

 

[mystique_unbound]

Proměnná ve VHDL má sekvenční majetku.Ačkoli je tento proces spuštění signálem změny budou uskutečněny po hodiny, pokud je taktovaný proces.Ale proměnnou na druhé straně změny simultanously ve stejném časovém intervalu.Jsou podobné drátu v reálných obvodech a jsou zvyklé na model vstupní bránou říct Din je ovládána přes některé kombinační CKT a petlici.

Proměnné jsou velmi užitečné, pokud chceme psát C typ kódování

 

[elecs_gene]

nazdar
proveďte u říct, že proměnné nejsou synthesizable ve VHDL???