Jak se pohybovat na úrovni brány netlist ověřování FPGA?

[harryzhu]

Dokončil jsem syntetizovat a získat netlist, ale jsem upravil něco je, tak jsem běžet formality udělat formální verifikace, po které musím udělat FPGA ověřování na úrovni netlist bránu, ale jak mám převést?

Četl jsem netlist přímo qu (at) RTU, skončil celý tok a vypálit do FPGA.Tyto kroky se jeví jako ne, včetně časového údaje, takže to nemá větší význam.

Nevím, jestli existuje nějaké nástroje na to, jako kompilátor FPGA nebo jiné.Pokud máte takové zkušenosti, byste rád, aby mi pomohl, nebo dát nějaké rady?Děkujeme za vaši pomoc

Přeji dobrý den!

S pozdravem,

Harryzhu

 

[Anjali]

netlist může být převedeno do FPGA pomocí JTAG rozhraní nebo pálení EPROM, jehož prostřednictvím naprogramovat FPGA dostat.za to, že

bitgen soubor musí být ve formátu PROM (MCS, EXORMAX, TEKHEX).můžeme použít PROMgen z ISE.tak vytvářet PROM souboru, a download do EPROM.(Z toho FPGA budou plánovány)Přidáno po 1 minuta:netlist může být převedeno do FPGA pomocí JTAG rozhraní nebo pálení EPROM, jehož prostřednictvím naprogramovat FPGA dostat.za to, že

bitgen soubor musí být ve formátu PROM (MCS, EXORMAX, TEKHEX).můžeme použít PROMgen z ISE.tak vytvářet PROM souboru, a download do EPROM.(Z toho FPGA budou plánovány)

 

[gliss]

Budete chtít, aby zkontroloval nové netlist proti původnímu HDL v něco jako Synopsys formalitou.Nemusíte načasování, protože jste ověření funkce, nikoli implementace.

 

[harryzhu]

Ale já jsem se to udělat více práce na ověřování, jen jsem přidat nějaké zkušební bod na funkci simulace, takže si nejsem jistý, jestli to má chyby.

 

[gliss]

Uplatňovat stejná testovacích vektorů na nový netlist.To by vám měl poskytnout představu o funkčnosti.

 

[harryzhu]

No, možná bych měla říct, že mé skutečné myšlenky.Máme jeden čip s chybami, takže musíme ladit to.Ale protože jsme udělali špatnou testbench a ověření, když jsme upravili brány úrovni netlist, pořádáme formální verifikace s formality, a zároveň jsme četli netlist do qu (at) RTU běžet FPGA ověření.Náš šéf je umíněný osoba a on si nemůžeme zajistit správné funkce RTL, protože chybějící testbench a zeptejte se nás číst ASIC načasování info do FPGA ověřit načasování, ale jak mi vědět, ověřování mohou FPGA pouze test funkce, ale ne načasování a FPGA načasování se liší zcela s ASIC, dokonce jsme četli v načasování info ASIC je, nebude to více pomoci s načasováním ověření.
Teď jsem hledat jeden nástroj k tomu převodu, dokud nenajdu DC FPGA, jsem nepoužívají nástroj a nejsem si jistý, jestli to může udělat., Kteří je používali, a dej mi další informace?

Hezký den a díky za vaši pomoc!

S pozdravem,

Harryzhu