Jak si myslíte, že zatížení kapacita v obvodu SC? (pipeline)

[ljy4468]

Zdravím všechny ~
Mám dotaz týkající se zatížení kapacity v obvodu SC, a to zejména pipeline ADC.

Četl jsem papír
(69-10-bit mW 80-MSample / s pipeline CMOS ADC
Byung-Moo Min, Kim, P., Bowman, FW, III; Boisvert, DM, Aude, AJ)

[Http://www.edaboard.com/viewtopic.php?p=447312 # 447312]

A druhá strana, (3)
CL = (1-f) XCi 2 ^ B (Ci 1) Ccomp

CL je celková produkce zátěž kapacitní i-té fáze
f je zpětná vazba faktor
Ci je jednotka kondenzátor
B je na fázi řešení
Ccomp je celková srovnávací vstupní kapacita

Já už vím, o právu termíny
Ale já jsem nevěděl levé funkční období. (1-f) XCi

Jak se tento termín pochází??
Chci vědět více
Prosím, řekněte mi, v detailu

Díky předem.

 

[jerryzhao]

Četl jsem tento dokument, když vidím u otázky.Jen pro vaši informaci.
Myslím, že (1-f) * Ci je ekvivalentní kondenzátor vzorku kondenzátoru a držte kondenzátor, kdy okruh hospodářství.
V té době drží kondenzátor připojit vstupní a výstupní, vzorek kondenzátor připojit vstupní a AGND (odkaz DC úrovni).když u vidět z výstupu této kondenzátory jsou zatížení příliš.A jsou série.
Při simulaci closed-loop šířky pásma, musí být u těchto dvou dát kondenzátorů na výstupu.

 

[pfd001]

jistá.když u simulovat closed-loop šířka pásma, vstupní kryt další fáze, musí být přidány

 

[ljy4468]

Ó díky.
Pak, když jsem design SHA zesilovače nebo MDAC zesilovač,
I musí obsahovat (1-f) * Ci funkčního období, kdy opatření zátěž kapacitní ....

Díky

 

[jerryzhao]

Pokud u simulovat close_loop OP, vstupní & zpětnou vazbu kondenzátoru byla zahrnuta.U přidat další fázi výběrového kondenzátor je nakládka, že bude ok.
Když se u design potrubí ADC byste měli péče přepínače impedance příliš.
Je-li použít Sigle tyč AMP, úzké šířky pásma u může reference.pokud používají dvě etapy amp široké pásmo neznamenají vysoké speed.U měla starat.