Jak simulovat digitální netlist soubor?

[kollayliu]

Vytvořil jsem digitální netlist podle viewlogic, jak simulovat tento netlist soubor?

 

[FLEXcertifydll]

1.netlist
2.cílová knihovna
3.SDF soubor, pokud U mají
4.testbench, které používá v pre-sim

 

[kollayliu]

Mohl byste mi prosím vysvětlit podrobně?
Děkuji vám!

 

[no_mad]

Ahoj kollayliu,

Než u vygenerovat netlist obvodu, u potřebujeme ověřit (funkční ověření) RTL obvodu.

Musíte pochopit, ASIC / FPGA design flow.

Za prvé, píšete Verilog / VHDL RTL obvodu.
Dále musíte provést funkční ověření pomocí testbench.
Nyní vaše RTL obvod je zlatý model.

Později budete muset syntetizovat RTL obvodu.Tady musíte mít střelnice s terči knihovny (ASIC nebo FPGA std buňky knihovna).
Také si můžete nechat syntézu nástroj pro generování SDF soubor pro vás, nebo ne (záleží na vás).
Obvykle, necháme nástroj generuje SDF soubor netlist obvodu.

Potom opět simulovat netlist souboru.
Zde je nutné použít zpět stejnou testbench.
Plus, cíl knihovny, protože to je netlist obvodu ... ne RTL.

Doufám, že didnt vás mást.
Dejte mi vědět, jestli u mít pochybnosti.

Doufám, že to pomůže.
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 

[klid]

simulat to stejně jako HDL kódy.

 

[kollayliu]

Děkuji no_mad!