Jak synchronizovat hodinových signálů v simulaci rohu Hspice

[pantic]

Ahoj
Mám hodiny dělič obvodu na flip-obvody a dělám rohu simulace s Hspice.Problém je v tom, že stejná hodinového signálu se liší v závislosti na rohu, protože počáteční hodnoty na vstupu flip-flopy.Myslím, že stejný signál hodin je 180s zpoždění v některých cornes.
Jak mohu dosáhnout hodinových signálů pro synchronizaci?
Díky

 

[alchen77]

pantic napsal:

Ahoj

Mám hodiny dělič obvodu na flip-obvody a dělám rohu simulace s Hspice.
Problém je v tom, že stejná hodinového signálu se liší v závislosti na rohu, protože počáteční hodnoty na vstupu flip-flopy.
Myslím, že stejný signál hodin je 180s zpoždění v některých cornes.

Jak mohu dosáhnout hodinových signálů pro synchronizaci?

Díky

 

[pantic]

My flip-flopy nemají reset signál.
Díky za odpověď

 

[Vamsi Mocherla]

No, v případě, že chcete hodiny dělič obvodu fungovat stejným způsobem, můžete odložit vstup hodiny na chvíli do JK (nebo T vstupy) usadit.Proto počáteční podmínky jsou zachovány.

 

[Humungus]

Jen vysvětlit, proč chcete, aby vaše výstupní signál, aby se sysncronized mezi různými rohu simulací.Pokud chcete provést měření na výstupní signály, použijte extrakt schopnosti vašeho simulátoru

 

[pantic]

Ahoj všichni
Díky za odpovědi.

Citace:

Jen vysvětlit, proč chcete, aby vaše výstupní signál, aby se sysncronized mezi různými rohu simulací.

 

[terryssw]

Musíte mít kontrolu reset pin na vaše hodiny dělič obvodu tak, aby všechny D-flipflops má vždy původní uvádí, že pod vaší kontrolou.Počáteční podmínky stanovené simulátory není trustable v takovém typu obvodů.

Další metodou je použití nějaké self-zahájení hodiny dělič, takže bez ohledu na to, co původnímu stavu hodiny dělič může fungovat správně.

 

[sergeyr77]

Připojit. IC příkaz k některým uzlu.To může být parametrizovat, např.
. IC V (nXXX) = '' V VDD (nYYY) = 0
. ALTER Pomalé
. PARAM VDD = 0 0.9 * Vdd '
. Temp XXX
> Lib 'XXXX'
. ALTER Rychlé
.......

 

[layes2]

stačí použít reset ve vašem flip