Jak to funguje registrovat?!

R

ramy_maia

Guest
Chci využít této topologie provádět registrů, jak je vhodné pro mé napětí, ale nemohu, jak to funguje
prosím, pomozte, někdo ví jak, nebo jste viděl na papíře odešlete jej
Díky předem
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 
ahoj
vím, že funguje jako dynamický měnič: když CLK je 0, to je pre-nabitý, Qn = 1.a když CLK je 1, je čas na obvod k propagaci Dbar.

 
aslijia,
Jak může u státu jako dymanic logika, když zatížení není závislé na ČLK pro precharge.
pokud CLK = '1 'pak můžeme konstatovat, že je v hodnocení fázi a
při CLK = '0 ', pak to bude záležet na vstupu D, ale to není případ s dynamickou logiku.

Do mě opravte jestli se mýlím.

 
ano haneet, nemyslím si, že je dynamická logika, jsem našel někdo mluví o tom ve svém příspěvku (realizace programovatelného HIGH SPEED dělič FOR 2,4 GHz CMOS INTEGER-N frekvenčních syntetizátorů, Angel M. Gómez, Joăo Navarro )
takto:
Upravená verze konvenční pádu edgetriggered TSPC D-FF byl použit na synchronní čítač.Tato buňka má tu výhodu, že dosažení vyšší frekvencí na úkor spotřeby.Obr.6 (a) líčí D-FF připojen jako předěl-BY-2 pult, a Obr.6 (b), jeho signály při dělení-by-dva provoz.Rozměry P a N tranzistorů muset řídit několik požadavků na zajištění správného fungování.Jsou to: když oba tranzistory M1 a M2 jsou současně na, výstup musí být vysoká, když obě tranzistorů M3 a M4 jsou současně na, výstup B musí být nízký, a když oba tranzistoru M5 a M6 jsou současně na, výstup musí být nízká.
ale stále nemohou přijít na důvod, proč jsem založil tyto podmínky

<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Zmatený" border="0" />
 
haneet
máš pravdu, tak se říká "fungovat jako dynamický obvod" ale ne ", je dynamická obvodu".Nemůžete najít knihu, která popisuje dynamický obvod takhle.

 
al7amd llah
Věděl jsem to, funguje to jako ratioed logika, budu psát, jak to funguje někdy později

 
http://www.iberchip.org/iberchip2004/articles/102-1-ANGELMGA-IBERCHIP1.PDF

diemilio

 
Ahoj, mohu zeptat?

V obrázku etspc2.jpg, když CLK = 1, a = 0, proč je b rovna 1?

TKS!

 
quan228228 napsal:

Ahoj, mohu zeptat?V obrázku etspc2.jpg, když CLK = 1, a = 0, proč je b rovna 1?TKS!
 
work as nlatch so required to sample the data when the clk is high, this means that if both M1 & M2 are on M2 should take the control and force node a to be low this is done by appropriate sizing of M1 & M2Jedná se především pseudo (většinou) NMOS logika, ve srovnání s obvyklým TSPC pro první etapu
práce nlatch tak požaduje, aby vzorek dat při ČLK je vysoká, to znamená, že pokud oba M1 & M2 jsou na M2 by měl mít kontrolu a síla uzel bude nízký je to provedeno pomocí vhodných rozměrů M1 & M2

work as pdynamic to prevent the transparency between the two latches so must predischarge the node b if the clk is high what ever the node a voltage is , ie M4 takes control also by appropriate sizingStejně tak druhá etapa
prací, jak pdynamic zabránit průhlednosti mezi dvěma zámky, takže se musí predischarge uzlu b v případě, že ČLK je vysoká, co kdy uzel napětí, tj. M4 převezme kontrolu i vhodných rozměrů

work as platch sample its input at low clk so if both M5 & M6 is on M6 must take control pulling Qb to low voltagepro třetí etapu
práce platch vzorek jeho vstup na nízké CLK, takže pokud oba M5 & M6 je na M6, musí převzít kontrolu tahání Qb na nízké napětí
pro blacksmith_vlsi, když ČLK je vysoce M4 je na ne off, i když je off to nejsou zárukou napětí uzlu má být nízká
Doufám, že mám pravdu ve své analýze, pokud má někdo upozornění Prosím, podělte se
 
blacksmith_vlsi napsal:Ahoj, myslím, že to je situace, že:

při CLK = 1, M4 off, a = 0, M3 o, tedy čistý b rovna 1

=> M5 na => Qb = 0 => M1 na => protože W / L pro M1 a M2,

ganna mají sklon 0 až příští CLK státu.

Je to tak?
 
U moci se odkazovat kang leblesi knihy pro CMOS design je k dispozici na
** SPAM ** SMAZÁNY

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top