Jak zjistit počet hodin denně / globální řádky Xilinx?

[cafukarfoo]

Zdravím všechny,

Může někdo sdílet, jak zjistit počet hodin denně / globální řádky Xilinx ISE software?

Já jsem při pohledu na pinout zprávy.Viděl jsem tam je nějaký kolík s názvem Jméno * GCLK * a * CHCLK *.Je to pin hodiny / globální linky?

Díky.

 

[palai_santosh]

Můžete mi říct, co přesně hledáte?
Xilinx FPGA má interní GLOBAL směrování linky.
Tam jsou některé piny věnované připojení hodiny (xtal) na FPGA.Můžete vidět ty v editoru FPGA.Pokud používáte ISE11 pak použijte PlanAhead.

 

[cafukarfoo]

Ahoj Palai,

Já jsem hledal v pin která je určena pro hodiny / globální vedení.

Protože jsem pomocí externích hodin.Takže chci, aby se ujistil i přiřadit hodiny vpravo pin.

Já jsem při pohledu na pinout zprávy.Viděl jsem tam je nějaký kolík s názvem Jméno * GCLK * a * CHCLK *.Je to pin hodiny / globální vedení?

Díky.

 

[palai_santosh]

GCLK kolíky jsou "Global hodiny piny" můžete feed externí hodinový signál pro FPGA pomocí těchto pinů, a to jak v single ended a diferenciální druhy.Ex.V ML555 deska Xilinx 30 MHz hodiny vstup je používán na pin GCLK (L19).
Jakmile je signál hodin je uvnitř FPGA můžete využít BUFG a přenést je na DCM, a pak na design.

 

[cafukarfoo]

Ahoj Palai,

S odkazem na příklad z vás,
Proč to nemůže přímo přiřadit GCLK pin k DCM místo?

Pokud se i potřeba projít BUFG, Jak to udělat, aby v Xilinx?

Díky.

Ex.V ML555 deska Xilinx 30 MHz hod. vstup je používán na pin GCLK (L19).
Jakmile je signál hodin je uvnitř FPGA můžete využít BUFG a přenést je na DCM, a pak na design.

 

[palai_santosh]

Proč není možné ji přímo přiřadit GCLK pin k DCM místo?
Můžete se připojit přímo.Ale je k tomu musíte instanciate DCM primitivní ve svém kódu a connectt on pin.Na druhou stranu, pokud použijete architektura Wizzard, bude instantiate IBUFG mezi vaše GCLK pin a ČLK DCM vstupní port.
Každopádně Xilinx doporučuje používat BUFG.
Ve skutečnosti všichni chceme naše hodinový signál musí být čisté a stabilní a měla by být schopna řídit hodně.

Pokud potřebuji projít BUFG Jak mohu udělat, že v Xilinx?
Jak jsem již zmínil.stačí použít Xilinx coregen a dostal do FPGA vlastnosti a design pak hodiny, vyberte zařízení, které pomocí Spartan / Virtex.pak zvolte vhodný DCM / PLL.