Jak zvýšit délka každé scan řetězce v DFT?

N

newcpu

Guest
Ahoj,
Jsem zmaten tím, DFT problém nyní.Vzhledem k tomu, scan řetězů z fontend nestačí, test pokrytí je trochu málo.Někdo mi řekl, že rostoucí délka každého scan řetězce by mohl tento problém vyřešit.Ale já jsem neomezil délku každé scan řetězce.Test pokrytí je stále ještě vysoká.Co bych měl udělat pro zvýšení délky každého scan řetězce a test pokrytí?

S pozdravem,
newcpu

 
Délka každého scan řetězce určuje váš návrh, že není omezení.Měli byste zkontrolovat váš test pro testovatelnost.Pokud váš design je dobrý na testovatelnost, je třeba zkontrolovat. "SPF" souboru generovaného kompilátorem DFT.

 
Omezení délky řetězce není prioritity omezení.Pokud máte nízké pokrytí šek pro snadnou testovatelnost otázky například:
Ne resetovat controlability.
Hodiny gatting
Hodiny domén
Zástrčky
Máte-li předejít problémům vaše pokrytí zvýší.

Všechny tyto problémy musí být zaznamenány v souboru Log.Pokud yoiu hledat více informací chec www.synopsys.com, tam mají nějaké dokumenty o DFT

 
Díky moc za vaši pomoc.Co je to ". SPF" souboru generovaného kompilátorem DFT?Jak vytvořit to?
A o západky, myslíš vyhledávání západku?

 
Po dokončení vkládání skenování na nejvyšší úrovni, napište Standard Test rozhraní Language (STIL) Protokol testu soubor pro TetraMAX pomocí write_test_protocol příkazu.Měli byste také vypsat Verilog a VHDL top-úrovni netlist k použití v TetraMAX.
dc_shell> write_test_protocol-formátu Stil-out top.spf
dc_shell> write-formátu Verilog-výstup top.v

 
Ty by měly obsahovat nějaké prohlášení, kde pokrytí je nízká, ne-li, můžete dostat jednoznačně odpovědět.A DFT pokrytí nízká, hlavní na serval sedět.jako je závora, vnitřní generovat hodiny, vnitřní reset nebo nastavení, hodiny doménu, některé makro: ram, rom.a některé makro byste měli zabalit.

 
Díky moc.
Scan řetězce Chyba je: řetězec C16 zablokovány na top_core0.dsp_top.audio_top0.aud_zspsubsys.LOCKUP DLAT brány (863.572) po sledování 107 buněk.(S1-1)

S pozdravem,
newcpu

 
Z vašeho chybová zpráva, můžete nastavit transparentní atribut na těchto zámků.

 
Délka scan řetězce nebudou mít mnoho co do činění s testu pokrytí.
DFT porušování vykazují nástroje by měly být pečlivě zkontrolovat místo, a pevné.

 
Další aspekty, které mohou vaše nízké test pokrytí jsou:
1.generované hodiny logika
2.generované reset logika
Ty by-pass je v režimu signálem test

 

Welcome to EDABoard.com

Sponsor

Back
Top