Jak zvládnout tento případ v syntéze DC?

M

mic_huhu

Guest
Ahoj, všechny

Jak zvládnout tento případ?

My design má systém asychoronous reset, a jen jeden submodul má modul asychoronous reset z jiného modulu.další submoduly podíl tohoto systému asychorounous reset.

Jak se zachází s submodul asy reset v syntéze DC?

a zda tato konstrukce má nevýhodu?Díky

Johnny

 
mic_huhu napsal:

jeden submodul má modul asychoronous reset z jiného modulu
 
Ahoj,

když potřebuji to?Změnit RTL před syntézou nebo DFT po syntéze?

Johnny

 
Ahoj,
Udělejte to ve svém aktuálním RTL.a další oznámení, zatímco syntéza: všechny CLOCK_MUX a SCAN_MUX buňky by měly být stanoveny dont_touch atribut.
výstup RESET_MUX (všechny reset a hodiny sítí i) by měla být set_dont_touch_network ve skriptu DC.
Rgrds

 
mic_huhu napsal:

Ahoj,když potřebuji to?
Změnit RTL před syntézou nebo DFT po syntéze?Johnny
 
Anjali napsal:mic_huhu napsal:

Ahoj,když potřebuji to?
Změnit RTL před syntézou nebo DFT po syntéze?Johnny
 
První věc je,
reset může být synchronní nebo asynchronní

v případě synvhronous reset, neexistují žádné problémy nebo problrms ve vložení DFT.
v případě asynchronní reset, při vkládání DFT, musíme dbát na to asynchronní reset nebude přerušovat proces skenování.takže budeme používat MUX, tak, že
když se = 0, že asynchronní reset jede na flop
když se = 1, žádné synchronizačního signálu nebo synchronizována verzi asynchronní reset by se měly dostat na flop.
To může být provedeno omezení,
set_signal_type test_async reset

výše uvedené vysvětlení je, když je reset master_reset (vstup)
Nyní ještě jeden případ, je-li reset je interně generován jeden.To také může být připojen k flop jako sync nebo async.
není problém, pokud je připojen jako sync.
v případě asynchronní, můžeme použít následující,
set_dft_configuration-AutoFix
set_autofix_configuration-async_fix fix_muxes

 
Ahoj přátelé,
1.Fix RTL a pak syntézy, můžeme udělat totéž simulace na obou RTL a gate-úrovni.
2.Není moudré nechat DC, které se těmito MUX během DFT_fix - nejsou DFT a musí být provedeno v syntéze.Všichni, zvláštní buňky & net, jako jsou tyto výše uvedené věci by měly být starat ručně v RTL (epescially v hierrachical syntéze flow).

Rgrds

 
Ahoj, Ami a Anjali,

Děkuji i vám děkuji za pomůže.

Myslím, že oba máte pravdu.Chci požádat pro Vás dvě otázky:

1: Když jsem falešné cesty pro submodul reset (asynchronní reset), zda prostředky DC Nemanipulujte to a nechte to na rozložení inženýr?a jak to udělat layout inženýr?

2: Pokud nemám nastavit falešnou cestu na submoudle asynchronní reset a DC bude zacházet jako sync reset.Jaké jsou výsledky?Myslím, že ty FF s asynchronní reset se nemohou být zařazeny do scan řetězů.Co takhle jiné (například funkce, výkon)?

Díky

Johnny

 
mic_huhu napsal:

Ahoj, Ami a Anjali,Děkuji i vám děkuji za pomůže.Myslím, že oba máte pravdu.
Chci požádat o vás dvě otázky:1: Když jsem falešné cesty pro submodul reset (asynchronní reset), zda prostředky DC Nemanipulujte to a nechte to na rozložení inženýr?
a jak to udělat layout inženýr?2: Pokud nemám nastavit falešnou cestu na submoudle asynchronní reset a DC bude zacházet jako sync reset.
Jaké jsou výsledky?
Myslím, že ty FF s asynchronní reset se nemohou být zařazeny do scan řetězů.
Co takhle jiné (například funkce, výkon)?DíkyJohnny
 
Ahoj, AMI,

Do U smyslu sync_design by set_false_path na sync reset?

V mém opnion, set_flase_path na asynchronní reset a léčit syn reset jako normální vstup.

 
hi,
Ano, v syn_design - sync-reset by neměla stanovit jako fasle_path.ale design flow, v syntéze, měli byste ignorovat jeho načasování.Po syntheis, bude reset_path bude postaráno (vložit buffer strom).

 
Tento reset styl je v pořádku, a tam by mohlo být složitější, reset stejně.
AutoFix DFT bude zpracovávat reset problém automaticky.Nebo můžete přidat Skenovat vstřícná struktura ručně.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top