Jednoduchý skript pro simulaci.

[otis]

Ahoj, Mohl by někdo mi pomoci s psaním jednoduchý skript spustit simulaci v prostředí kadence Například .. - TB soubory - test_tb.v bfm_1.v bfm_1.v test_case_1.v - RTL soubory - test_rtl.v Pro uvedený soubor chci dělat simulace (Verilog). I dont potřebovat a advacne volby v tuto chvíli. Jen základní simulace vidět o průběhu Díky předem.

 

[karan hans]

budete muset udělat, aby na makefile v rámci této realizovat všechny své dávkové příkazy v Pocházím z okna), např. pokud váš pomocí ModelSim, který má příkazový řádek napsat youd $ ncvlog-práce práce testbench.v design.v> logfile. přihlásit a pak udělat ncsim s různými přepínači návrhu optimalizace a dát celou věc do jiného souboru protokolu proveďte grep pro ncerror nebo ncnote na logfile [color = "Silver"] [SIZE = 1] -------- - Příspěvek přidal v 21:59 ---------- Předchozí příspěvek byl v 21:53 ---------- [/SIZE] [/COLOR] a ne přesně to, co to je, ale $ jsme jako stážisté pod operačním systémem Solaris dev env. přesto iam nejste jisti, vy ostatní, ale může někdo říct, nám 1), jak se kadence inženýři nastavit vývojové prostředí, a co přesně jsou ty perl skripty tak, aby auto matize proces. mohl někdo také nám 2), kde se můžeme dostat jednoduché vzory spolu s jejich testbenches (ne nutně složité ty na opencores.org).

 

[pini_1]

Možná, že to může pomoci. To je nejbližší jsem nenašel. Odstraňte specman a chnage VHDL s Verilog. [Url = http://bknpk.no-ip.biz/my_web/IP_STACK/run_script_stages.html] VHDL, Verilog, design, ověřování, skripty, ... [/url]

 

[ljxpjpjljx]

Irun-64bit-pracovní worklib-message-přístup + RWC-licqueue \-ALLOWREDEFINITION \-vlogext h \-vlogext vh \-notimingchecks \-loadpli1 $ {} MG_LIB / cadence_nc_verilog / mm_nc_dynamic: mgboot_nc \-input fsdb.tcl \-define ***** \-v93 \-endlib \ test_tb.v bfm_1.v bfm_1.v test_case_1.v test_rtl.v \

 

[qieda]

Ahoj, můžete také dát všechny možnosti z ljxpjpjljx do jednoho souboru, např. irun_options.f a začít s Irun-f například irun_options.f pro irun_options.f

-přístupu a více RWC test_tb.v bfm_1.v bfm_1.v test_case_1. v test_rtl.v

 

[otis]

Děkuji vám všem .... To mi opravdu pomohlo!