kapacitní zatížení přenosové

[chang830]

Ahoj

Jsem projektování blok, který bude řídit transimission (50 cm dlouhé) a chip.The FPGA blok pracuje v 1.25G.

Zajímalo by mě, v simulaci, jak definovat zatížení?zejména kapacitní zátěž?5pF je dost?

BTW, výstup z bloku PECL.

Díky

 

[Blackuni]

hi,

Jsem přesvědčen, že SZP hodnota bude poskytnuta v rámci spec FPGA.

Každopádně si můžete udělat načíst rozmítání v koření, tj. kontrola ur blok vystoupení s diffierent podmínek naložení (2p, 5p, 10p, 15p ...)

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Věřím, že ur modelování vaše Tx linii jako non ideální coz to bude také zatížení vašeho bloku.

Díky,