Když macrocell v FPGA / ASIC je jiný ...

[joe2moon]

Mám otázku o tom, jak budete zacházet následující věci: Při použití FPGA ověřování ověřování návrhu ASIC, je-li opravdu ASIC používá asynchronní SRAM (s) uvnitř čipu, a zařízení FPGA má pouze synchronní SRAM , pak HDL kódu by měly být různé. Nicméně, v tomto případě design ověřovány na FPGA a design opravdu tapeout by byl jiný, taky. Nějaký způsob, jak přeskočit tohoto stavu? Díky.

 

[buzkiller]

Dát nějaký externí asynchronní SRAM na desce.