konverze otázku

[taoshen]

Myslím si, že
VHDL ------------------ verilog

variabilní -----------------> reg

signálu ------------------> drát

Proces -------------------> vždy

Mohu mít pravdu?

 

[nand_gates]

Ano, a mají pravdu!
Budu přidávat po!

VHDL -------> verilog
signálu ----> drát, pokud děláte mapování portu nebo pomocí signálu mimo proces
signálu ---->
reg. jste-li přiřazení signálu uvnitř procesu blok

 

[taoshen]

nand_gates:

signálu ----> drát, pokud děláte mapování portu nebo pomocí signálu mimo proces

=================================
Jste významy, že "dráty" označuje signál, že mohou komunikovat mezi
procesy v jeden subjekt?

 

[nand_gates]

No.Zde je příklad toho, co mám na mysli .....

VHDL kód
signálu a, b, c: std_logic;

u1: xyz_gate přístavu map (a, b, c);

U2: pqr_gate přístavu map (a, b, c);Překládá Verilog

drátu a, b, c;

xyz_gate u1 (a, b, c);

pqr_gate u2 (a, b, c);

 

[taoshen]

Můžete mi dát příklad, že "nebo pomocí signálu mimo proces"?