LEC problém na DC 2006,06?

[bravobravo]

LEC problém na DC 2006,06?

Při použití DC 2004,06 jako naše syntéza nástroje, nemáme problém o LEC pro RTL-GATE zasedání.

Ale při použití DC 2006,06, je to zpráva, že nejsou LE (za použití stejného jednoduchého skriptu k syntéze RTL).

A RTL referenční design je USB nebo 16 bitů procesoru.

Každý, kdo má tento problém, nebo může mi někdo říct, jak vyřešit to?

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Pláč nebo velmi smutný" border="0" />

 

[niuniu]

Toto je, protože DC používá mnoho vysokou úroveň syntézy, která dělá LEC velmi obtížné.Jednou z možností je nechat DC vypsat SvF souboru a použití formality.ale přesto jsme tam našli, je přerušit.

Už jste použít compile_ultra?Pokud ano, zkuste využít tyto možnosti, jako je
compile_ultra-no_autoungroup-no_boundary_optimization-no_seq_output_inversion-exact_map
Můžete si všiml, že má DC zapnout mnoho optimalizaci jako výchozí.

pokud QoR není velký rozdíl, a na kterých vám záleží LEC, stačí použít kompilace, většinu času, LEC může comformal projít se analyzovat DataPath, ale v případě, že omezení je příliš krátké, některé DataPath logiku ještě nedokázal přenést.

 

[rameshsuthapalli]

Zdravím všechny,

Inn SvF soubor DC napíše design změny, které happned v syntéze jako namming chnges pro síť a pro design (uniqufing pojmenování stylů).
seskupení a ungrouping styles.in předchozí vershions z DC tam r není tak moc complx algorithems zapojených do syntézy, takže LEC schopni porozumět changes.so DC lepší použít formalit nebo změna ur namming pravidla (čisté a pro konstrukci), aby Verilog.

BR,
Ramesh

 

[KPK]

Ahoj
Také jsem čelí takový problém s různými verzemi.switch in the set flatten model
command.

Zkuste použít-seq_constant
přepínač v nastavení vyrovnat model
příkaz.
Dejte mi vědět, jestli to funguje.
N jsme použili Cadence (Verplex) LEC ...