Má P & R nástroje přijmout verilog netlist?

[Memphis]

Ahoj, mám netlist z verilog které synthezied podle Synopsys dc. Zjistil jsem, že tam jsou některé přiřadit prohlášení netlist (ex: přiřazení a = b). Pokud je mi známo, může P & R nástroje nepřijímá netlistu se přiřadit prohlášení insided. Musím něco chybí? : Cry: Jak mám postupovat v DC k odstranění přiřadit prohlášení, když píšu z verilog netlist z DC? Děkujeme, že sa moc za vaši pomoc laskavě .... : Roll::? : (

 

[joe2moon]

Ano! Zdálo se, že P & R nástroje nepodpořili "přiřadit" syntaxe dříve. Ale dnešní P & R nástroje se zdá být schopen zvládnout!

 

[cschen]

přiřadit prohlášení není problém pro ploché vzory, ale může způsobit problémy anotace zpět na hierarchické verilog ven.

 

[linuxluo]

ahoj, u můžete nastavit verilogout_no_tri pravda, před syntézy. set_fix_multiple_port_nets-průchodky

 

[Memphis]

Požádal jsem společnost designu služby, a jejich odpověď je žádný pro příjem netlistu se přiřadit prohlášení v ceně. Děkuji moc za linuxluo a všem, budu se snažit možnosti DC, zda funguje ....

 

[Nobody]

Zde je skript i často používají, nezapomeňte nastavit multple opravit celou hierachically. # # Překlad skript: # soubor fix_assign.scr design_list [najít design *] foreach_in_collection design $ {design_list current_design $ design set_fix_multiple_port_nets-all-buffer_constants}

 

[Memphis]

Snažil jsem se možností, které nabízí linuxluo. Některé přiřadit prohlášení zmizely přidáním nárazníky. Ale jsou tu přiřadit prohlášení, které přiřadit některé signály logických jeden nebo logické nuly stále existují. Může mi někdo říct, jak vymazat zbývající přiřadit příkazy v netlist? díky moc za pomoc ... laskavě : Cry:: cry:

 

[zyphor]

můžete nastavit všechny modul donot dotek a pak kompilovat, budou všechny přidělí se zrušuje.

 

[keertiprasad1]

Ahoj .. Měl jsem pblm, kde jsem měl přiřadit v prohlášení, i když jsem se snažil výše uvedených možností. Snažil jsem se pod přístupu a je schopen odstranit přiřadit prohlášení. Tak dej zkusit. read_verilog fix_mult.v kompilaci psát-f-DDC hier-out fix_mult.ddc remove_design * read_ddc fix_mult.ddc odkaz set_fix_multiple_port_nets-all-buffer_constants [get_designs *] kompilace change_names-pravidla verilog-verbose-hier write_file-f-verilog hierarchie-výstup fix_mult . VN

 

[chipmonkey]

Možná, DC, není odstranění přiřadit závěrce, protože jste nastavili Nedotýkejte se na některé moduly nebo hodiny / reset sítě. v takovém případě budete muset nahradit přiřadit ručně prohlášení / pomocí skriptů