Má setkání RTL překladačů podporu SystemVerilog?

[VitalyM4]

Ahoj!

Má Encounter RTL překladačů podporu SystemVerilog pro syntézu?
Je možné použít SV do nových projektů?To podporuje i s Cadence nástroje?
Budu muset možností udělat smíšené simulace?

Thx

 

[aji_vlsi]

VitalyM4 napsal:

Ahoj!Má Encounter RTL překladačů podporu SystemVerilog pro syntézu?

Je možné použít SV do nových projektů?
To podporuje i s Cadence nástroje?

Budu muset možností udělat smíšené simulace?Thx