Má STA pomohou snížit test vektor množství?

[bittware]

Dobrý den, guru, v FPGA návrhu, dělá Statické Časová analýza (STA) pomohou snížit functionals simulační test vetor množství?Přečetl jsem si tyto statments na přednášku jako "STA analyzuje všechny možné cesty v rámci projektu, který dělá ručně, bude mít spoustu času a úsilí."Moje otázka je, zda funkční simulaci cílem je aktivní všechny možné cesty?Pokud ano, jak se dělá STA pomoci?Pokud ne, můžete STA vykonávat stejnou práci, která by mohla být provedena stimulace některé určité funkční simulaci vektorů? Navíc, já dont think všech možných cest mají význam pro můj případ.To znamená, některé cesty se nikdy actived ve skutečném slova, takže v tomto případě dělá STA ještě nějaký smysl?Díky za jakoukoli výzvu.

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Překvapen" border="0" />

 

[sonal]

Myslím, že to
budeme my