H
hallovipin
Guest
Jaký je účel reset jako ISE sama inicializaci všech registrů na 0 na začátku výkonu.
komentář? /
komentář? /
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
U
Umair_ali
Guest
pro simulaci, jeho mendatory restartovat několik Regs pro např. pokud jste r dělat somthing rád, že
soud = počítat 1
musíte mít k resetování "počítat" registr
soud = počítat 1
musíte mít k resetování "počítat" registr
T
TrickyDicky
Guest
A co když chcete LaptopBat nebo resetovat na '1 '?
počátečních stavů je třeba obnovit.
čítače.
Pak je tu otázka simulace, kde se vše ve výchozím nastavení 'U' ve VHDL.
počátečních stavů je třeba obnovit.
čítače.
Pak je tu otázka simulace, kde se vše ve výchozím nastavení 'U' ve VHDL.
F
Fvm
Guest
Většina programovatelných logických obvodů (CPLD nebo FPGA) mít Power-On reset, jak hardware funkce.Tam může být také možnost připojit věnované reset vstup do existiing reset logiku.
Komplexní design obvykle potřeba reset funkce v uživatelském logiku, ve většině případů externí reset by měl být synchronizován s hodinami pro dosažení spolehlivé chování.
Možné rozpor mezi syntézou a funkční simulace je zvláštní otázka.'U' problém s neinicializované signály, i když většinou otravné, by měla být chápat jako funkci, která varují designer o chybějící reset pro jednotlivé signály.Pokud jste si jisti, že chcete pouze spoléhat na sílu-na výchozí, přidejte počáteční stav na signál definice.Bude správně pochopil jak, design překladač a simulátor.
Komplexní design obvykle potřeba reset funkce v uživatelském logiku, ve většině případů externí reset by měl být synchronizován s hodinami pro dosažení spolehlivé chování.
Možné rozpor mezi syntézou a funkční simulace je zvláštní otázka.'U' problém s neinicializované signály, i když většinou otravné, by měla být chápat jako funkci, která varují designer o chybějící reset pro jednotlivé signály.Pokud jste si jisti, že chcete pouze spoléhat na sílu-na výchozí, přidejte počáteční stav na signál definice.Bude správně pochopil jak, design překladač a simulátor.
H
hallovipin
Guest
Co je to 'U' problém.I am using Verilog a simulaci po syntéze funguje dobře pro mě.
@ Fvm
Co jsem se dozvěděl, že 'výchozí' blok není považováno za v té době syntézy.Tak, jak inicializovat signály bez reset?
Ve výchozím nastavení se zaregistrovat a proměnná je každý nastaven na 0 o moc nahoru.
@ Fvm
Co jsem se dozvěděl, že 'výchozí' blok není považováno za v té době syntézy.Tak, jak inicializovat signály bez reset?
Ve výchozím nastavení se zaregistrovat a proměnná je každý nastaven na 0 o moc nahoru.
F
Fvm
Guest
Citace:
Co je to 'U' problém.
Co je to 'U' problém.
H
hallovipin
Guest
ISE doent nepřemýšlí.
L
lucbra
Guest
Je vždy dobré praxe pro přidání reset podmínkou procesu.
POR je právě to, co říká, že je: reset při zapnutí přístroje, tak ne kontrolovaný způsob resetování signálů na určité podmínky.
I v případě, ISE dodává reset sám, nikdy nevíte, pokud se chystáte používat ISE zítra znovu, a pak máte problém.
POR je právě to, co říká, že je: reset při zapnutí přístroje, tak ne kontrolovaný způsob resetování signálů na určité podmínky.
I v případě, ISE dodává reset sám, nikdy nevíte, pokud se chystáte používat ISE zítra znovu, a pak máte problém.
M
mansi0905
Guest
Ano, existuje by měl být vždy reset.zabraňuje signály od získání nedefinované hodnoty nebo odpadky hodnoty, zvláště když děláte hardware provádění