S
shyboy
Guest
Ahoj všichni, Používám DC analýzu na operační zesilovač v Cadence. Simulátor mi dává čtyři stejnosměrné parametry: VGS, VDS, V., Vd.sat. Z mého chápání, Vd.sat = VGS - V., a pokud mohu ujistit, VGS> V. a VDS> Vd.sat, pak mohu říci, tranzistor je v nasycení regionu. Ale z výsledků simulace, Vd.sat není rovnic pro VGS - V.. Mé skutečné Vds je větší než skutečné VGS - V., ale méně než skutečná Vd.sat ... Mohu se uzavře tranzistor v saturaci? Díky moc ~ ~