může SystemC mix s Verilog

[maxsnail]

Mám na mysli, pokud design strukturu jako:
top je Verilog a mají submodul je SystemC, a to submodul SystemC mít Verilog instance.
Nyní simulátor podporuje tento styl?
thank.s

 

[aji_vlsi]

maxsnail napsal:

Mám na mysli, pokud design strukturu jako:

top je Verilog a mají submodul je SystemC, a to submodul SystemC mít Verilog instance.

Nyní simulátor podporuje tento styl?

thank.s

 

[mssajwan]

Ano, myslím.pro instancí Verilog uvnitř systému u C třeba, aby se wrapper.a stejný naopak myslím.
ale to nebude syntetizovatelné.

 

[beta0]

maxsnail napsal:

Mám na mysli, pokud design strukturu jako:

top je Verilog a mají submodul je SystemC, a to submodul SystemC mít Verilog instance.

Nyní simulátor podporuje tento styl?

thank.s

 

[sumit_techkgp]

Ya to může být velmi dobře provedeno nc