Model Sim Error: Za předpokladu, že rekurzivní konkretizaci

[sriramsv]

Ahoj kluci,

I'm getting this error v Modelsim, když se snažím, aby simulovaly mé kódy:# ** Error: (vším-3036) konkretizaci hloubce '/ ldpc_encoder2' je 81.
Za předpokladu, že rekurzivní konkretizaci.# Kraj: / ldpc_encoder2# ** Error: (vším-3036) konkretizaci hloubce '/ ldpc_encoder2' je 82.
Za předpokladu, že rekurzivní konkretizaci.# Kraj: / ldpc_encoder2# ** Error: (vším-3036) konkretizaci hloubce '/ ldpc_encoder2' je 83.
Za předpokladu, že rekurzivní konkretizaci.# Kraj: / ldpc_encoder2# Error loading designZde je můj kód:Modul Hodiny (CLK);Výstup reg clk;počátečnízačítclk = 1'b0;navždy # 5 clk = ~ clk;# 500 $ konec;konecldpc_encoder2 ld (MES, clk, s_out);endmodule

Modul ldpc_encoder2 (MES, clk, s_out);příkon [15:0] mes;vstup clk;výkon [15:0] s_out;
/ / drát [15:0] s_in;drátu [15:0] q;drátu [15:0] p;C Hodiny (CLK);D d_ff (. MES (MES),. CLK (ČLK),. d_out (q));
SP SP (. S_in (q),. CLK (ČLK),. s_out (p));endmodule

modul D (MES, clk, d_out);příkon [15:0] mes;vstup clk;Výstup reg [15:0] d_out;drátu [15:0] q;přiřadit q = d_out;Vždy @ (posedge CLK)začítd_out <= měsíc;
konec
endmoduleModul SP (s_in, clk, s_out);příkon [15:0] s_in;vstup clk;výkon [15:0] s_out;reg [15:0] p;

Vždy @ (posedge CLK)začítp = (p [14:0], s_in);
konecpřidělit s_out = p;endmodule

Může mi někdo prosím navrhnout co se stalo.Nejsem schopen obr. to.

Díky

Sriram

 

[gliss]

Myslím, že problém je, protože jste Instantiating modul Hodiny v ldpc_encoder2 a Instantiating ldpc_endcoder2 na Hodiny.Hádám, hodiny by měla být na nejvyšší úrovni, takže pokud jste zakomentujte řádek 23:

/ / clock c (CLK);

Bude kompilovat a simulovat bez chyb.

Také si $ ukončení hovoru by měla být v jiném bloku, jeden jiný, než ten s # navždy prohlášení, nebo jinde to zvyklý stále zastávka:

Kód:

Vždy @ (posedge CLK)

začít

# 500 $ konec;

konec