Modelsim výkon

B

buzkiller

Guest
Nazdar,

Za poslední 2 roky jsem pracoval s Modelsim SE 5.3 na 5.5a.
Všechny tyto verze mi dal prakticky stejný výkon ve VHDL.
Každé nové velké verze přislíbila 2-4 krát zisk ve výkonnosti.
Proč to vidím já?Lze je pouze pro Verilog?Prosím, podělte se o své zkušenosti.

PS (I testována na PII-450 s 256MB RAM)

Buzkiller.
 
HDLSim nástroj, který je lepší (performance),
podobně jako NC-Sim, VCS, Modelsim ...?

Díky!

 
V chování modelu, Modelsim je nejlépe sám.V bráně úroveň, je velmi velmi velmi velmi pomalu.

Tím způsobem, jaký rozdíl v NC-verilog a Verilog-XL?

Kdo může říct mi odpovědět?

 
Nikdo se mi odpověz!To
je ok!Já odpovím já sám.

Po průzkumu, NC-Verilog je sestaven-base Verilog simulátor, Verilog-XL je interpretovat-line.V rychlosti, NC-Verilog je rychlejší (několik pořadí) než Verilog-XL, zejména v bráně úrovni.

Myslím, že v chování modelu použít Modelsim nebo NC-Verilog, v bráně model použití NC-Verilog je nejlepší soluation.

Někdo další připomínky?

 
Verilog-XL je příliš pomalá pro návrháře, aby ověřil velkého vzoru.Mám udělat nějaké srovnání mezi VCS a před NC (pomocí 400000 vrata design).Tady je můj výsledek:

V RTL simulace, VCS je nejrychlejší.Jeho simulační čas je přibližně o 10% rychlejší než NC.

Ale v bráně-úrovni simulace, VCS je o 20% pomalejší než NC, a občas se vyskytnou nějaké neodstranitelné chyby (core dump nebo způsobit špatný signál hodnotu 'X' při simulaci) a nižší odolnost.

Podle mého názoru je, myslím,
že NC je lepší volba.Modelsim, co vím, je mnohem pomalejší, než obě VCS a NC, ale poskytuje dobré Verilog a VHDL CO-simulace.

<img src="images/smiles/icon_smile.gif" alt="Úsměv" border="0" />
 
wow ...Váš návrh je opravdu tak velký (10M vrata nebo transisotrs?)!

1 brána = 1 nejmenší 2-input NAND = 2 P 2 N-typu tranzistorů.

Jaký postup používáte?,18 Um?

Verze NC a VCS jsem použil, jsou: LDV3.0/3.1 a VCS5.IN1.SDF a informace je též v průběhu celé-chip-brány úrovni simulace.I use NC a to nejen pro jeho rychlost, ale také jeho stabilitu.

<img src="images/smiles/icon_smile.gif" alt="Úsměv" border="0" />
 
mm ...Nakonec jsem si uvědomit, že důvod, proč můj RTL simulace je tak pomalé nyní.

<img src="images/smiles/icon_smile.gif" alt="Úsměv" border="0" />Nedávno jsem použít PLI stavět modely ADC / DAC / PLL, aby mohl udělat verilog smíšené-režimu simulace.Nicméně rychlost, se stává pomalu.Váš příspěvek mi říct, proč ...thx, Rozes.Možná, že mohu přejít zpět na VCS vyzkoušet mé další simulace.

<img src="images/smiles/icon_smile.gif" alt="Úsměv" border="0" />
 
I použití VCS 6.0.1, I
haven't vyplnění je rychlejší než VCS 5.1, možná moje konstrukce je malý.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top