mohu může obsahovat prohlášení, uvnitř 2, pokud podmínky v Verilog

[Irfansw07]

Pocínovat někdo pomoci mne mimo dávat odpovědi, jestli můžu obsahovat prohlášení, uvnitř 2, pokud podmínky v VerilogA ....

Chci říci, když píšu takhle
if (a = 0 a b = 0) begin

Především pak tvrzení je nesprávné VerilogA a ukazovat dluh
Může někdo prosím, řekněte mi, jak psát ve správném tvaru

Thanks in advance

 

[Loktik_Vitalij]

Možná if (a == 0 a b == 0)
nebo
if ((a == 0) & & (b == 0))