Mohu použít puls, jako v následujícím VHDL?

[EDA_hg81]

Mohu použít pulzní podobné následující:

ČLK je globální Hodiny signál

Kód:

Proces (CLK)A <= B a C;Konec;Proces (A)If (akce A a A = 1)Kód více zdeKonec;

 

[manish12]

Proces (CLK)

A <= B a C;

Konec;

B a C také potřebovat citlivost seznamProces (A)

If (akce A a A = 1)

Kód více zde

Konec;

Je to ok, žádný problém

 

[avimit]

Citaceroces (CLK)A <= B a C;Konec;

 

[EDA_hg81]

A mám připojit se pufru uvnitř Xilinx FPGA?

Díky.Přidáno po 4 minutách:V mé mysli, chci použít Pulsní A spouštěcí část kódu.

Pulsní A není volný běh času.

Co jsem se starat o ventilátoru-out schopnost puls A uvnitř Xilinx FPGA.

Díky.

 

[mmarco76]

Pokud váš Signál je větší než hodiny cyklu, je to opravdu lepší, že vám je to odhalí rostoucí hranu synchronně (ano budete mít 2 CLK zpoždění, ale obvykle to není problém) a použít tuto generované sygnal jako umožní ve vašem synchronní design.

Hotovo, že budete muset svůj kód, který bude plně synchronní, a to
je mnohem lepší řešení.
Budete mít také žádný ventilátor mimo problém.

 

[EDA_hg81]

Můj nápad je chtějí zajmout přechodnou dobu Pulzní A.

a Pulzní A může být pouze jeden čas šířku.

Jak asi kódy jsou následující:

Kód:

A <= B a C;Proces (risingedge (A))Více zde kódUkončení procesu.

 

[FVM]

and rising_edge(A)
are exact synonyms, anything said regarding the first also appies to the latter.

A události, a A = 1
a rising_edge (A)
jsou přesné synonymech něco říci o první i appies na druhém.

To není obecně zakázáno, používat žádný signál, i před logické pcrocessing jako okraje citlivé hodiny.

a problem of fan-out.

A je to především není
problém ventilátor-out.

.

Avšak asynchronní povahou návrhu může znamenat určité problémy,
a to v závislosti onf charakter více kód zde.A obvyklým způsobem, aby nedocházelo k nim od počátku je použití synchronní detekce hran místo stopování proces s nezávislou hodiny.Za krátký signál, přímé stopování může být jedinou možností.Ale pak, všechny vstupní a výstupní signály procesu je třeba zacházet opatrně, způsobit porušení nastavení časování a podržte může vést k neočekávaným logické chování.

 

[EDA_hg81]

děkuji vám všem za vaše náměty